Примеры программ

1. Язык описания аппаратуры Verilog HDL: (Категория); ... , || , ! ), операторы редукции, условного выбора ( ? ) и сравнения. Часть 4. Поведенческие блоки. Конструкции always, if-else, case-endcase, циклы for(...). Часть 5. Синхронная логика и триггера в ...; Создано 30 ноября -0001
2. Симуляция usbhost контроллера: (FPGA & Verilog блог); ... вая временные диаграммы можно действительно понять, как работает контроллер. Вот код тестбенча: `timescale 1ns / 1ns module tb; //usb clock ~12MHz reg clock12 = 1'b0; always #42 clock12 = ~clock12; //s ...; Создано 18 марта 2020
3. Реверс инжиниринг микросхемы RGB светодиода WS2812B: (Проекты Altera Quartus II для платы Марсоход); ... wire clk, input wire in, output wire out, output wire [23:0]q, output reg r, output reg g, output reg b ); localparam reset_level = 3000; localparam fix_level = 50; //reg clk = 0; //always ...; Создано 31 декабря 2019
4. Симуляция системы на кристале Amber ARM v2a SoC с помощью Verilator: (ARM System-on-Chip); ... кода в модели SDRAM Micron не нравится верилатору: // System clock generator always begin @ (posedge Clk) begin Sys_clk = CkeZ; CkeZ = Cke; end @ (negedge Clk) begin ...; Создано 06 декабря 2019
5. Verilator: (FPGA & Verilog блог); ... output reg [7:0]q ); always @(posedge clk or posedge rst) if(rst) q cd obj_dir >make -f Vcounter.mk После этого появляется библиотека для статической линковки Vcounter__ALL.a. Эту библиотеку ...; Создано 26 ноября 2019
6. Создание нового FPGA проекта Intel Quartus Prime с нуля: (Intel Quartus Prime); ... платы Маросход3. Текст модуля: module project( input wire clk, output wire [7:0]led ); reg [31:0]counter; always @(posedge clk) counter Assignments Editor. Тут не обойтись без документации ...; Создано 03 ноября 2019
7. Управление Marble Machine v2: (FPGA & Verilog блог); ... reg f2, output reg f3, output reg solenoid ); reg [2:0]cnt = 0; always @(posedge clk) cnt ...; Создано 10 сентября 2019
8. Проект FPGA для платы Марсоход2bis и платы расширения с 7-ми сегментным индикатором: (Проекты для платы Марсоход2bis); ... always @ (posedge clk) cnt ...; Создано 05 сентября 2019
9. Подборка проектов для платы Марсоход2bis: (Проекты для платы Марсоход2bis); ... на 3 светодиода платы. У счетчика есть сигнал разрешения счета, подключенный к кнопке KEY0. нажимая кнопку мы приостанавливаем счет. reg [31:0]counter; always @(posedge CLK100MHZ) if( KEY0 ) ...; Создано 26 августа 2019
10. Управление шаговым двигателем 28byj-48 из ПЛИС на Verilog: (FPGA & Verilog блог); ... reg f2, output reg f3 ); reg [1:0]cnt = 0; always @(posedge clk) cnt ...; Создано 01 апреля 2019
11. Управление светодиодной лентой: (Проекты Intel Quartus Prime для платы Марсоход3); ... = 2; localparam NUM_TOTAL = (NUM_LEDS+NUM_RESET_LEDS); //3 tick counter reg [1:0] cnt3 = 2'b0; always @(posedge clk) if (cnt3 == 2'b10) cnt3 ...; Создано 25 декабря 2018
12. Цифровой КИХ фильтр на Verilog для цветомузыки: (Разное); ... s from cyclic buffer always @(posedge clk or negedge nreset) if( ~nreset ) rd_addr ...; Создано 24 декабря 2018
13. Yosys Open SYnthesis Suite: (Разное); ... ); always @(posedge clk) if(rst) q ...; Создано 14 октября 2018
14. Как вернуть скрипту результат симуляции Verilog?: (Разное); ... симулировать счетчик с синхронным сбросом: module counter( input wire nreset, input wire clk, output wire [7:0]out ); reg [7:0]cnt; always @( posedge clk ) if( !nreset) cnt ...; Создано 11 сентября 2018
15. Астротрекер: (Проекты Altera Quartus II для платы Марсоход); ... reg [2:0]b0; always @(posedge cnt[8]) b0 =299999) : (cnt>=3406238) ; reg clk_low; always @(posedge clk) begin if(clk_low) cnt ...; Создано 18 августа 2018
16. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI: (Проекты Intel Quartus Prime для Марсоход2RPI); В первом проекте для платы M2RPI мы передавали данные в FPGA и обратно используя выводы Raspberry GPIO14 и GPIO15 как линии последовательного порта TxD и RxD. Как быть, если нужно передавать больший ...; Создано 17 апреля 2018
17. Первый проект для платы Марсоход2RPI: (Проекты Intel Quartus Prime для Марсоход2RPI); ... на плате кнопки KEY[0] счетчик будет сбрасываться, а по нажатию кнопки KEY[1] будет останавливаться счет. reg [31:0]counter; always @( posedge w_clk ) begin if( KEY[0]==1'b0 ) counter Seria ...; Создано 26 ноября 2017
18. Виртуальные светодиоды и 7-ми сегментный индикатор: (Проекты Intel Quartus Prime для платы Марсоход3); ... wire w_clk_hdmi; wire w_locked; mypll mypll_inst( .inclk0( CLK100MHZ ), .c0( w_clk_video ), //74MHz .c1( w_clk_hdmi ), //370MHz .locked( w_locked ) ); reg [47:0]counter; always @( posedge ...; Создано 06 ноября 2017
19. Радиопередатчик с фазовой модуляцией: (Проекты Intel Quartus Prime для платы Марсоход3); ... wire [19:0]io ); wire wc0; wire wc1; wire wlocked; wire wpdone; wire up_down; reg pstep; wire scanclk; assign scanclk = wc0; reg [7:0]cnt8; always @( posedge scanclk ) cnt8 current_pll_phase; ...; Создано 04 мая 2017
20. Точное измерение интервалов времени с помощью ПЛИС: (Проекты Intel Quartus Prime для платы Марсоход3); ... TEST_IMP_LENGTH = 4; localparam TEST_IMP_START = TEST_PERIOD-TEST_IMP_LENGTH; //test impulse is sent on wc1 clock reg test_impulse; reg [7:0]wc1_timer; always @( posedge wc1 or negedge wlocked ) begin ...; Создано 17 апреля 2017