Язык описания аппаратуры Verilog HDL

1. Язык описания аппаратуры Verilog HDL

(Категория)

... операции ( & , | , ^, ~ ), булевые операции ( && , || , ! ), операторы редукции, условного выбора ( ? ) и сравнения. Часть 4. Поведенческие блоки. Конструкции always, if-else, case-endcase, ...

Создано

2. Симуляция usbhost контроллера

(FPGA & Verilog блог)

... мы. Рассматривая временные диаграммы можно действительно понять, как работает контроллер. Вот код тестбенча: `timescale 1ns / 1ns module tb; //usb clock ~12MHz reg clock12 = 1'b0; always #42 cl ...

Создано 18 Март 2020

3. Реверс инжиниринг микросхемы RGB светодиода WS2812B

(Проекты Altera Quartus II для платы Марсоход)

... wire clk, input wire in, output wire out, output wire [23:0]q, output reg r, output reg g, output reg b ); localparam reset_level = 3000; localparam fix_level = 50; //reg clk = 0; //always ...

Создано 31 Декабрь 2019

4. Симуляция системы на кристале Amber ARM v2a SoC с помощью Verilator

(ARM System-on-Chip)

... кода в модели SDRAM Micron не нравится верилатору: // System clock generator always begin @ (posedge Clk) begin Sys_clk = CkeZ; CkeZ = Cke; end @ (negedge Clk) begin  ...

Создано 06 Декабрь 2019

5. Verilator

(FPGA & Verilog блог)

... clk,   output reg [7:0]q );   always @(posedge clk or posedge rst)   if(rst)     q <= 0;   else     q <= q+1; endmodule Запускаем верилатор простой ...

Создано 26 Ноябрь 2019

6. Создание нового FPGA проекта Intel Quartus Prime с нуля

(Intel Quartus Prime)

... платы Маросход3. Текст модуля: module project(   input wire clk,   output wire [7:0]led ); reg [31:0]counter; always @(posedge clk)   counter<=counter+1; assign led = counter[27:20]; ...

Создано 03 Ноябрь 2019

7. Управление Marble Machine v2

(FPGA & Verilog блог)

... reg f1,   output reg f2,   output reg f3,   output reg solenoid ); reg [2:0]cnt = 0; always @(posedge clk)   cnt <= cnt+2'b01; always @(posedge clk)   begin     ...

Создано 10 Сентябрь 2019

8. Проект FPGA для платы Марсоход2bis и платы расширения с 7-ми сегментным индикатором

(Проекты для платы Марсоход2bis)

... out ); reg [19:0] cnt; always @ (posedge clk)   cnt <= cnt +1'b1; wire [1:0]digit_idx; assign digit_idx = cnt[19:18]; always @ (posedge clk)   digit_sel <= 4'b0001 << digit_id ...

Создано 05 Сентябрь 2019

9. Подборка проектов для платы Марсоход2bis

(Проекты для платы Марсоход2bis)

... У счетчика есть сигнал разрешения счета, подключенный к кнопке KEY0. нажимая кнопку мы приостанавливаем счет. reg [31:0]counter; always @(posedge CLK100MHZ)   if( KEY0 )     counter ...

Создано 26 Август 2019

10. Управление шаговым двигателем 28byj-48 из ПЛИС на Verilog

(FPGA & Verilog блог)

... output reg f1,   output reg f2,   output reg f3 ); reg [1:0]cnt = 0; always @(posedge clk)   cnt <= cnt+2'b01; always @(posedge clk) begin   f0 <= cnt==0 || cnt==3;   ...

Создано 01 Апрель 2019

11. Управление светодиодной лентой

(Проекты Intel Quartus Prime для платы Марсоход3)

... = 8; parameter NUM_RESET_LEDS = 2; localparam NUM_TOTAL = (NUM_LEDS+NUM_RESET_LEDS); //3 tick counter reg [1:0] cnt3 = 2'b0; always @(posedge clk)   if (cnt3 == 2'b10)     cnt3 <= 2' ...

Создано 25 Декабрь 2018

12. Цифровой КИХ фильтр на Verilog для цветомузыки

(Разное)

...  sample from unsigned wire signed [15:0]idata; assign idata = -16'h8000; //read samples from cyclic buffer always @(posedge clk or negedge nreset)   if( ~nreset )     rd_addr <= 0; &nbs ...

Создано 24 Декабрь 2018

13. Yosys Open SYnthesis Suite

(Разное)

... wire ena,   output reg [3:0]q ); always @(posedge clk)   if(rst)     q <= 0;   else     if( ena )   begin     if( q==9 )       q <= ...

Создано 14 Октябрь 2018

14. Как вернуть скрипту результат симуляции Verilog?

(Разное)

... симулировать счетчик с синхронным сбросом: module counter(    input wire nreset,    input wire clk,    output wire [7:0]out ); reg [7:0]cnt; always @( posedge clk ...

Создано 11 Сентябрь 2018

15. Астротрекер

(Проекты Altera Quartus II для платы Марсоход)

... f1,   output reg f2,   output reg f3 ); reg [2:0]b0; always @(posedge cnt[8])   b0 <= ; reg [2:0]b1; always @(posedge cnt[8])   b1 <= ; reg dir = 0; always @(posedge clk) ...

Создано 18 Август 2018

16. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI

(Проекты Intel Quartus Prime для Марсоход2RPI)

... записываются в регистр по спадающему фронту (Verilog HDL): wire [15:0]w_input_data; assign w_input_data = ; wire gpio_clk; assign gpio_clk = GPIO4; reg [15:0]r_input_data; always @( negedge ...

Создано 17 Апрель 2018

17. Первый проект для платы Марсоход2RPI

(Проекты Intel Quartus Prime для Марсоход2RPI)

... w_clk, которая идет из PLL По нажатию на плате кнопки KEY[0] счетчик будет сбрасываться, а по нажатию кнопки KEY[1] будет останавливаться счет. reg [31:0]counter; always @( posedge w_clk ) begin   ...

Создано 26 Ноябрь 2017

18. Виртуальные светодиоды и 7-ми сегментный индикатор

(Проекты Intel Quartus Prime для платы Марсоход3)

... //370MHz   .locked( w_locked ) ); reg [47:0]counter; always @( posedge w_clk_video or negedge KEY0 ) begin   if( ~KEY0 )     counter <= 0;   else   if( KEY1 )   ...

Создано 06 Ноябрь 2017

19. Радиопередатчик с фазовой модуляцией

(Проекты Intel Quartus Prime для платы Марсоход3)

... wc0; reg [7:0]cnt8; always @( posedge scanclk )   cnt8 <= cnt8 + 8'h01; mypll mypll_ (   .areset( ~key0 ),   .inclk0(CLK100MHZ),   .phasecounterselect( 3'b011 ),   .phaseste ...

Создано 04 Май 2017

20. Точное измерение интервалов времени с помощью ПЛИС

(Проекты Intel Quartus Prime для платы Марсоход3)

... TEST_IMP_LENGTH = 4; localparam TEST_IMP_START = TEST_PERIOD-TEST_IMP_LENGTH; //test impulse is sent on wc1 clock reg test_impulse; reg [7:0]wc1_timer; always @( posedge wc1 or negedge wlocked ) begin ...

Создано 17 Апрель 2017