Язык описания аппаратуры Verilog HDL

1. Язык описания аппаратуры Verilog HDL

(Категория)

... операции ( & , | , ^, ~ ), булевые операции ( && , || , ! ), операторы редукции, условного выбора ( ? ) и сравнения. Часть 4. Поведенческие блоки. Конструкции always, if-else, case-endcase, ...

Создано

2. Управление шаговым двигателем 28byj-48 из ПЛИС на Verilog

(FPGA & Verilog блог)

... output reg f1,   output reg f2,   output reg f3 ); reg [1:0]cnt = 0; always @(posedge clk)   cnt <= cnt+2'b01; always @(posedge clk) begin   f0 <= cnt==0 || cnt==3;   ...

Создано 01 Апрель 2019

3. Управление светодиодной лентой

(Проекты Altera Quartus Prime для платы Марсоход3)

... = 8; parameter NUM_RESET_LEDS = 2; localparam NUM_TOTAL = (NUM_LEDS+NUM_RESET_LEDS); //3 tick counter reg [1:0] cnt3 = 2'b0; always @(posedge clk)   if (cnt3 == 2'b10)     cnt3 <= 2' ...

Создано 25 Декабрь 2018

4. Цифровой КИХ фильтр на Verilog для цветомузыки

(Разное)

...  sample from unsigned wire signed [15:0]idata; assign idata = -16'h8000; //read samples from cyclic buffer always @(posedge clk or negedge nreset)   if( ~nreset )     rd_addr <= 0; &nbs ...

Создано 24 Декабрь 2018

5. Yosys Open SYnthesis Suite

(Разное)

... wire ena,   output reg [3:0]q ); always @(posedge clk)   if(rst)     q <= 0;   else     if( ena )   begin     if( q==9 )       q <= ...

Создано 14 Октябрь 2018

6. Как вернуть скрипту результат симуляции Verilog?

(Разное)

... симулировать счетчик с синхронным сбросом: module counter(    input wire nreset,    input wire clk,    output wire [7:0]out ); reg [7:0]cnt; always @( posedge clk ...

Создано 11 Сентябрь 2018

7. Астротрекер

(Проекты Altera Quartus II для платы Марсоход)

... f1,   output reg f2,   output reg f3 ); reg [2:0]b0; always @(posedge cnt[8])   b0 <= ; reg [2:0]b1; always @(posedge cnt[8])   b1 <= ; reg dir = 0; always @(posedge clk) ...

Создано 18 Август 2018

8. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI

(Проекты Altera Quartus Prime для Марсоход2RPI)

... записываются в регистр по спадающему фронту (Verilog HDL): wire [15:0]w_input_data; assign w_input_data = ; wire gpio_clk; assign gpio_clk = GPIO4; reg [15:0]r_input_data; always @( negedge ...

Создано 17 Апрель 2018

9. Первый проект для платы Марсоход2RPI

(Проекты Altera Quartus Prime для Марсоход2RPI)

... w_clk, которая идет из PLL По нажатию на плате кнопки KEY[0] счетчик будет сбрасываться, а по нажатию кнопки KEY[1] будет останавливаться счет. reg [31:0]counter; always @( posedge w_clk ) begin   ...

Создано 26 Ноябрь 2017

10. Виртуальные светодиоды и 7-ми сегментный индикатор

(Проекты Altera Quartus Prime для платы Марсоход3)

... //370MHz   .locked( w_locked ) ); reg [47:0]counter; always @( posedge w_clk_video or negedge KEY0 ) begin   if( ~KEY0 )     counter <= 0;   else   if( KEY1 )   ...

Создано 06 Ноябрь 2017

11. Радиопередатчик с фазовой модуляцией

(Проекты Altera Quartus Prime для платы Марсоход3)

... wc0; reg [7:0]cnt8; always @( posedge scanclk )   cnt8 <= cnt8 + 8'h01; mypll mypll_ (   .areset( ~key0 ),   .inclk0(CLK100MHZ),   .phasecounterselect( 3'b011 ),   .phaseste ...

Создано 04 Май 2017

12. Точное измерение интервалов времени с помощью ПЛИС

(Проекты Altera Quartus Prime для платы Марсоход3)

... TEST_IMP_LENGTH = 4; localparam TEST_IMP_START = TEST_PERIOD-TEST_IMP_LENGTH; //test impulse is sent on wc1 clock reg test_impulse; reg [7:0]wc1_timer; always @( posedge wc1 or negedge wlocked ) begin ...

Создано 17 Апрель 2017

13. Динамический сдвиг фазы частоты с PLL

(Разное)

... step ),   .phaseupdown( 1'b1 ),   .scanclk( wc0 ),   .c0( wc0 ),   .c1( wc1 ),   .c2( wc2 ),   .locked( wlocked ),   .phasedone( wpdone ) ); reg [3:0]cnt = 0; alw ...

Создано 13 Апрель 2017

14. Симуляция АЦП в ПЛИС MAX10.

(FPGA & Verilog блог)

... ormal Mode; 1 = Temperature Sensing Mode.   .clkout_adccore ( adc_data_clk ), // Output clock from the clock divider   .clkin_from_pll_c0 ( clk2MHz ) // Clock source from PLL ); always @(p ...

Создано 13 Март 2017

15. Как симулировать проекты Quartus Prime выполненные в схеме?

(Разное)

... imescale 1ns/1ns module tb; reg clk = 1'b0; always   clk = #5 ~clk; wire [7:0]led; reg k0; reg k1; initial begin   //$dumpfile("tb.vcd");   //$dumpvars(0, tb);   k0 = 1'b1; ...

Создано 21 Январь 2017

16. КИХ фильтр на Verilog

(Разное)

...    //make tap register chain     reg [IWIDTH-1:0]r=0;     if(i==0)     begin       //1st tap takes signal from input       always @(posedg ...

Создано 25 Апрель 2016

17. Простой генератор псевдослучайных чисел

(Проекты Altera Quartus Prime для платы Марсоход3)

... shift_reg[30] ^   shift_reg[29] ^   shift_reg[27] ^   shift_reg[25] ^   shift_reg[ 0]; always @(posedge clk or posedge rst)   if(rst)     shift_reg <= 32'h00000001 ...

Создано 14 Март 2016

18. Видеоадаптер для проекта USBTerm

(Проекты Altera Quartus Prime для платы Марсоход3)

... reg mem_clk,   output reg video_clk = 0,   output reg video_clk5 = 0 ); `ifdef __ICARUS__ //simplified reset and clock generation for simulator reg [3:0]rst_delay = 0; always @(posedge clk_100Mhz) ...

Создано 07 Декабрь 2015

19. Verilog State Machine Framework

(Проекты Altera Quartus Prime для платы Марсоход3)

... как-то вот так: `xprogram(64); `xstep; `xstep; `xstep; reg A; always @(posedge clk) if( `R ) A <= ..... `xstep; .... Здесь присвоение нового значения в регистр A будет происходить именно на ...

Создано 24 Октябрь 2015

20. Фотографирование: пульт дистанционного управления к Canon EOS 650D

(Проекты Altera Quartus II для платы Марсоход)

... n RC-6 has modulation frequency 32768 Hz //divide input 100MHz clock to get period reg [15:0]div_cnt = 0; reg mod_clk = 0; always @(posedge clk)   if(div_cnt<1526)   begin     div_c ...

Создано 28 Сентябрь 2015