Sidebar

Смотрите

  • Главная
  • FPGA блог
  • Форум
  • С чего начать?
  • Проекты
    • Проект Марсоход
    • Проект Марсоход2
    • Проект Марсоход2RPI
    • Проект Марсоход3
    • Проект M02mini
    • Примеры программ
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Тэги

JTAG Server Quartus II патч Linux Волшебство FPGA Altera Зажигаем ёлку! космос MIDI-синтезатор тестбенч верилог Идея сайта VHDL Четвертый урок Поведенческие блоки Verilog примеры Verilog HDL contest Quartus Prime Altera Quartus II Странная идея M02mini Quartus Yosys удаленное управление Марсоход3 Счетчики редактор Verilog SignalTap UART инструкция ALtera Гирлянда Фазовая модуляция Двигаться по полосе Stream отладка flipflop плата Марсоход FPGA Cyclone IV 100ps verilog memcpy КИХ MAX II вычитатель Новый Quartus Prime v17 Тестбенч ИК приемника gray counter Игрушка для кошки

Комментарии

  • Фоторамка. Часть2. TFT-панели с LVDS интерфейсом.

    Margareta 30.06.2022 15:12
    Excellent, what a web log it is! This internet site provides useful facts to us, bread and butter it ...

    Подробнее...

     
  • Анонс новой платы: подключаем FPGA к Raspbery Pi

    Arlene 30.06.2022 11:47
    Speckle on with this write-up, I utterly trust that this site needs Former Armed Forces Thomas More aid.

    Подробнее...

     
  • Частотомер

    Ronny 30.06.2022 07:41
    Billet on with this write-up, I dead trust that this situation necessarily Army for the Liberation ...

    Подробнее...

     
  • Обзор семейства ПЛИС Altera MAX10

    Fiona 30.06.2022 07:03
    Hello, I delight reading material done your office. I wish to publish a small notice to financial ...

    Подробнее...

     
  • Введение в Verilog. Пятый урок, Синхронная логика.

    Adriana 30.06.2022 06:53
    Wow, awful web log layout! How farsighted give you been blogging for? Also visit my homepage ... 야동넷 ...

    Подробнее...

На форуме

  • Нет сообщений для показа
МАРСОХОД

Open Source Hardware Project

  • Программатор MBFTDI
    • SVF player
    • Драйвер Quartus II
    • Режим USB-to-COM
    • Режим BitBang
  • Плата Марсоход
    • Проекты
  • Плата Марсоход2
    • Описание платы Марсоход2
    • Описание платы Марсоход2bis
    • Проекты
    • Amber ARM SoCAmber ARM SoC
    • Шилд разъемов
    • Шилд Ethernet
    • Шилд 7-ми сегментного индикатора
  • Марсоход2RPI
    • Проекты
  • Плата Марсоход3
    • Проекты
    • MIPSfpga

Результат поиска: найдено 7 объектов.

Совпадение
Ограничение области поиска
1. Нестабильность проектов ПЛИС
(Разное)
... вероятность ошибки передачи между разными clock domain была довольно низкой и мы ее толком не замечали. Как же быть в этом случае? Неужели нельзя в проекте использовать несколько разных частот одновременно? ...
Создано 22 апреля 2015
2. Счетчик в коде Грея
(Язык описания аппаратуры Verilog HDL)
... clock domain именно в кодах Грея. Поскольку последовательность чисел в коде Грея нам известна (0,1,3,2,6,7,5...), то первое, что приходит на ум – это написать вот такой код: module gray_cnt_v1( ...
Создано 12 апреля 2012
3. Базовые принципы построения FIFO.
(Разное)
... или делать какие-то арифметические операции с указателями «голова» и «хвост», так как в этом случае они храняться в разных клоковых доменах (clock domains). Просто пересинхронизировать группу (8-ми битные ...
Создано 16 марта 2012
4. Пример цифровой системы с несколькими тактовыми частотами.
(Разное)
... асинхронного FIFO уже автоматически будут созданы все нужные синхронизаторы для пересечения данных и управляющих сигналов в разные clock domain. Как я уже писал сделать это не очень просто, особенно, когда ...
Создано 16 марта 2012
5. Передача группы сигналов в другой клоковый домен
(Разное)
... across asynchronous clock domains are synchronized, but not all bits may be aligned in the receiving clock domain. (Value defined:2). Found 1 asynchronous clock domain interface structure(s) related to ...
Создано 24 февраля 2012
6. Синхронизатор сигнала для CDC на Verilog
(Язык описания аппаратуры Verilog HDL)
В языке Verilog HDL для описания синхронизаторов сигналов, пересекающих клоковый домен (CDC, Clock Domain Cross) используются очень простые конструкции. Это понятно, ведь синхронизатор это просто два (редко ...
Создано 24 февраля 2012
7. Еще о метастабильности.
(Разное)
... из одной части схемы, где работает частота clk, в другую часть схемы, где работает уже другая частота clk2. В иностранной литературе этот факт называется Crossing Clock Domains.   Запускаем компиляцию ...
Создано 20 февраля 2012

Смотрите

  • Главная
  • FPGA блог
  • Форум
  • С чего начать?
  • Проекты
    • Проект Марсоход
    • Проект Марсоход2
    • Проект Марсоход2RPI
    • Проект Марсоход3
    • Проект M02mini
    • Примеры программ
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Подписка

feed1

Тэги

JTAG плата Марсоход Марсоход2 VHDL Altera тестбенч Quartus II Часть2 Комбинаторная логика Intel Verilog датчик MPSSE АЦП сделаем сумматор полифония ModelSim micron Музыка последовательный порт скрипт ПЛИС iverilog Архитектура ПЛИС FPGA RISC-V пила breadboard Verilog HDL система на кристалле Verilog VPI ИК приемник Шилд разъемов Апгрейд Подмосковных вечеров Некоторые итоги Четвертый урок Поведенческие блоки Verilog примеры USB передатчик Сколково USB хост контроллер Serial port Brainfuck лабиринт Low Speed Терминал VT100 debug Hello SCR1 преобразователь уровня

Комментарии

  • Фоторамка. Часть2. TFT-панели с LVDS интерфейсом.

    Margareta 30.06.2022 15:12
    Excellent, what a web log it is! This internet site provides useful facts to us, bread and butter it ...

    Подробнее...

     
  • Анонс новой платы: подключаем FPGA к Raspbery Pi

    Arlene 30.06.2022 11:47
    Speckle on with this write-up, I utterly trust that this site needs Former Armed Forces Thomas More aid.

    Подробнее...

     
  • Частотомер

    Ronny 30.06.2022 07:41
    Billet on with this write-up, I dead trust that this situation necessarily Army for the Liberation ...

    Подробнее...

     
  • Обзор семейства ПЛИС Altera MAX10

    Fiona 30.06.2022 07:03
    Hello, I delight reading material done your office. I wish to publish a small notice to financial ...

    Подробнее...

     
  • Введение в Verilog. Пятый урок, Синхронная логика.

    Adriana 30.06.2022 06:53
    Wow, awful web log layout! How farsighted give you been blogging for? Also visit my homepage ... 야동넷 ...

    Подробнее...

На форуме

  • Нет сообщений для показа

Реклама