Язык описания аппаратуры Verilog HDL
- 1. Управление шаговым двигателем 28byj-48 из ПЛИС на Verilog
- (FPGA & Verilog блог)
- ... ( hw0 ), .f1( hw1 ), .f2( hw2 ), .f3( hw3 ) ); initial begin $dumpfile("out.vcd"); $dumpvars(0,tb); #1000; $finish(); end endmodule Зачем мне понадоби ...
- Создано 01 Апрель 2019
- 2. Управление светодиодной лентой
- (Проекты Intel Quartus Prime для платы Марсоход3)
- ... file("out.vcd"); $dumpvars(0,LED_tape_TB); #1000000; $finish(0); end endmodule Тестбенч смотрит запрашиваемый номер пикселя, его младшие три бита и на их основании формирует ...
- Создано 25 Декабрь 2018
- 3. Цифровой КИХ фильтр на Verilog для цветомузыки
- (Разное)
- ... y; fir_filter fir_( .nreset( ~reset ), .clk( fir_clk ), .idata12( sin_val ), .out_val( out ), .out_ready( out_rdy ) ); initial begin $dumpfile("out.vcd"); ...
- Создано 24 Декабрь 2018
- 4. Разворот бит в шине на Verilog
- (Язык описания аппаратуры Verilog HDL)
- ... Edition v10.5b supports this wire [7:0]re5; assign re5 = }; initial begin $dumpfile("out.vcd"); $dumpvars(0,tb); #10; src = 8'hA1; #1; $display("source %X",src); $display("try1 reverse %X",re1); $display ...
- Создано 23 Сентябрь 2018
- 5. Как вернуть скрипту результат симуляции Verilog?
- (Разное)
- ... ode); $fclose(f); $finish; end endtask integer i,j,k; initial begin //$dumpfile("out.vcd"); //$dumpvars(0,tb); k=0; nrst = 1'b0; #100; nrst =1'b1; j=220; //j=260; $display( ...
- Создано 11 Сентябрь 2018
- 6. Симуляция АЦП в ПЛИС MAX10.
- (FPGA & Verilog блог)
- ... nbsp; //$dumpfile("tb.vcd"); //$dumpvars(0, tb); //#100000000; //$stop; end reg clk = 1'b0; always clk = #5 ~clk; wire [7:0]led; top top_inst( .CLK100MHZ( clk ) ...
- Создано 13 Март 2017
- 7. Как симулировать проекты Quartus Prime выполненные в схеме?
- (Разное)
- ... imescale 1ns/1ns module tb; reg clk = 1'b0; always clk = #5 ~clk; wire [7:0]led; reg k0; reg k1; initial begin //$dumpfile("tb.vcd"); //$dumpvars(0, tb); k0 = 1'b1; ...
- Создано 21 Январь 2017
- 8. КИХ фильтр на Verilog
- (Разное)
- ... , .in(sin16), .out(out_bandpass) ); integer i; real f; initial begin $dumpfile("out.vcd"); $dumpvars(0,testbench); f=100000; for(i=0; i<4000; i=i+1) begin set_freq(f); #1000; f=f ...
- Создано 25 Апрель 2016
- 9. Простой генератор псевдослучайных чисел
- (Проекты Intel Quartus Prime для платы Марсоход3)
- ... s ), .ack( w_ack ) ); initial begin $dumpfile("out.vcd"); $dumpvars(0,tb); rst <= 1'b1; #50 rst <= 1'b0; #100; #10000; $finish; end e ...
- Создано 14 Март 2016
- 10. Фотографирование: пульт дистанционного управления к Canon EOS 650D
- (Проекты Altera Quartus II для платы Марсоход)
- ... g but1; canon_rc6 canon_rc6_inst( .clk( clk), .button0( but0 ), .button1( but1 ), .ir_line ( led ) ); initial begin but0 = 1'b0; but1 = 1'b0; $dumpfile("out.vcd"); $dumpvars(0, ...
- Создано 28 Сентябрь 2015
- 11. FM радио передатчик из платы Марсоход2
- (Проекты Altera Quartus II для платы Марсоход2)
- ... t.vcd"); $dumpvars(0,testbench); nreset = 0; #10; nreset = 1; #1000; $finish; end end ...
- Создано 06 Май 2013
- 12. Сумматор с переносом на Verilog HDL
- (Язык описания аппаратуры Verilog HDL)
- ... $dumpvars(0,testbench); var_a = 8'h55; var_b = 8'h01; #10; var_a = 8'h55; var_b = 8'hAA; #10; var_a = 8'h55; var_b = 8'hAB;   ...
- Создано 04 Март 2013
- 13. Проект-исследование счетчика на DET Flip-Flop
- (Проекты Altera Quartus II для платы Марсоход2)
- ... ( .c(clk), .d(data), .q(q) ); initial begin $dumpfile("out.vcd"); $dumpvars(0,testbench); #1000; $finish; end endmodule Компили ...
- Создано 17 Ноябрь 2012
- 14. Симуляция проекта Amber23 для платы Марсоход2. Исполнение программы Hello-World!
- (Исходный код)
- ... s forever #6.25 clk_80mhz = ~clk_80mhz; end initial begin $dumpfile("out.vcd"); $dumpvars(0,tb); $display("reseting.."); sysrst = 1'd0; #10000 ...
- Создано 24 Сентябрь 2012
- 15. Реализация SIN и COS на Verilog
- (Язык описания аппаратуры Verilog HDL)
- ... ой будем так: initial begin $dumpfile("out.vcd"); $dumpvars(0,testbench); my_time=0; freq=500; #10000; freq=1000; #10000; freq=1 ...
- Создано 22 Май 2012
- 16. Счетчик в коде Грея
- (Язык описания аппаратуры Verilog HDL)
- ... p; .q(cnt_value) ); */ initial begin $dumpfile("out.vcd"); $dumpvars(-1, test); nreset=0; @(posedge clk); #0; nreset=1; #400; $finish(); end endmodule Симулируем с ...
- Создано 12 Апрель 2012
- 17. Преобразование кода Грея в двоичное число
- (Язык описания аппаратуры Verilog HDL)
- ... ); initial begin $dumpfile("out.vcd"); $dumpvars(-1, test); gr=4'b0000; @(posedge clk); #0; @(posedge clk); #0; gr=4'b0001; @(posedge clk); #0; gr=4'b0011; @(posedge clk); #0; gr=4'b0010; @(po ...
- Создано 12 Апрель 2012
- 18. Демультиплексор
- (Язык описания аппаратуры Verilog HDL)
- ... ляем генерируемый Waveform файл $dumpfile("out.vcd"); $dumpvars(0,test); my_signal = 1'b0; #75; my_signal = 1'b1; #80; my_signal = 1'b0; #200 $finish; e ...
- Создано 05 Декабрь 2011
- 19. Дешифратор
- (Язык описания аппаратуры Verilog HDL)
- ... nitial begin //объявляем генерируемый Waveform файл $dumpfile("out.vcd"); $dumpvars(0,test16); #200 $finish; end endmodule Я симулирую с помощью icarus verilog. Просмотриваем ...
- Создано 01 Декабрь 2011
- 20. Декодер
- (Язык описания аппаратуры Verilog HDL)
- ... mpfile("out.vcd"); $dumpvars(0,test); #200 $finish; end endmodule Симулируем "проект" из трех файлов с помощью icarus verilog: c:\Altera\marsohod\test_decoder>iverilog -o qqq test_ ...
- Создано 28 Ноябрь 2011
Подробнее...