Язык описания аппаратуры Verilog HDL

1. Симуляция usbhost контроллера

(FPGA & Verilog блог)

... x=idx+1; cmd_time[idx]=203219; cmd_val[idx]=8'h25; idx=idx+1; cmd_time[idx]=203222; cmd_val[idx]=8'h05; idx=idx+1; idx=0; end reg [32:0]counter=0; always @(posedge clock) begin counteriverilog -o ...

Создано 18 марта 2020

2. Реверс инжиниринг микросхемы RGB светодиода WS2812B

(Проекты Altera Quartus II для платы Марсоход)

s7GkTgyDVCc Приближается Новый Год! Мы поздравляем читателей нашего сайта с этим праздником! НО, сегодня нам нужен Новогодний FPGA Проект. У нас уже чего только не было на сайте: и двигалось и светило ...

Создано 31 декабря 2019

3. Создание toolchain с помощью crosstool-NG

(FPGA & Verilog блог)

... / cd ../../hw/marsohod2/my_tb/hello-world/ Компилирую скрипты симуляции Verilog, они будут читать mem файл нашей скомпилированной СИ-шной программы и исполнять ее на процессорве в симуляторе: iveril ...

Создано 28 июля 2019

4. Цифровой КИХ фильтр на Verilog для цветомузыки

(Разное)

В предыдущей статье я писал об изготовлении самодельного микрофонного шилда к плате Марсоход3bis. Для чего мне понадобилась такая плата? Мне захотелось сделать "новогодний проект" - "Цветомузыка". Я ...

Создано 24 декабря 2018

5. Modelsim под Windows и Verilog VPI

(Разное)

... переменную указывающую на папку с икарусом (у вас путь может быть другим) set IVERILOG=d:\programs\iverilog 4) компилирую и линкую исходник с помощью компилятора gcc из пакета MINGW64 (получится библиотека ...

Создано 18 сентября 2018

6. Как вернуть скрипту результат симуляции Verilog?

(Разное)

Появилась простая задача - нужно из скрипта (batch/Windows или bash/Linux) проанализировать результат симуляции Verilog. Причем желательно, чтобы решение работало с разными симуляторами: icarus и modelsim ...

Создано 11 сентября 2018

7. КИХ фильтр на Verilog

(Разное)

В этой статье я хочу рассказать о своих экспериментах по созданию простого параметрического цифрового КИХ фильтра на Verilog HDL. До сегодняшнего дня я старался избегать тем цифровой обработки сигналов ...

Создано 25 апреля 2016

8. Простой генератор псевдослучайных чисел

(Проекты Intel Quartus Prime для платы Марсоход3)

Давно ничего не писал в блоге Марсохода - много всякого навалилось, всякие дела, командировка, встречи.. Вот решил восполнить пробел и сделать очень простой проект. Простые проекты ведь тоже нужны, особенно ...

Создано 14 марта 2016

9. Видеоадаптер для проекта USBTerm

(Проекты Intel Quartus Prime для платы Марсоход3)

... просто симулировать. Результат компиляции - файл qqq (задается через параметр "-o" к iverilog). Запускаю симулятор икаруса: vvp qqq. Собственно симуляция проекта - это у меня довольно долгий процесс.  ...

Создано 07 декабря 2015

10. Фотографирование: пульт дистанционного управления к Canon EOS 650D

(Проекты Altera Quartus II для платы Марсоход)

... передается.  void Canon::shutterNow() {   for(int i=0; iiverilog -o myout canon_rc6.v testbench.v Теперь симуляции: >vvp myout Получаю файлы временных диаграмм *.vcd и смотрю их в GtkWave: >gtkwave ...

Создано 28 сентября 2015

11. Интерфейс Verilog VPI

(Разное)

... сь очень простым симулятором Icarus Verilog. Если у Вас рабочая операционная система – это Linux (Ubuntu), то установить Icarus Verilog очень просто: % sudo apt-get install iverilog Все готово. В принцип ...

Создано 24 января 2014

12. Сумматор с переносом на Verilog HDL

(Язык описания аппаратуры Verilog HDL)

...    var_a = 8'h99;   var_b = 8'h66;    #10;   $finish; end endmodule Откомпилировать оба модуля, сумматор и тестбенч, легко с помощью IcarusVerilog, в командной строке: > iverilog –o qqq adder. ...

Создано 04 марта 2013

13. Симуляция проекта Amber с Icarus Verilog.

(ARM System-on-Chip)

...  в проекте c.bat – командный файл запускающий компиляцию проекта с помощью Icarus Verilog. По сути дела там всего одна длинная команда: iverilog -o qqq -g2005 -DICARUS=1 -DAMBER_A23_CORE=1 -DNOMEMOR ...

Создано 24 сентября 2012

14. Реализация SIN и COS на Verilog

(Язык описания аппаратуры Verilog HDL)

Язык описания аппаратуры Verilog HDL очень часто используется для проектирования аппаратуры с интенсивными математическими вычислениями. Алгоритмы БПФ (Быстрое Преобразование Фурье), ДКП (Дискретное ...

Создано 22 мая 2012

15. Преобразование кода Грея в двоичное число

(Язык описания аппаратуры Verilog HDL)

...  можно с помощью iverilog (Icarus Verilog), используя командную строку и GtkWave. Здесь же я приведу лишь получившуюся временную диаграмму: Все работает правильно. Недостаток описанного выше примера м ...

Создано 12 апреля 2012

16. Декодер

(Язык описания аппаратуры Verilog HDL)

... ule my_decoder2(   input wire [2:0]addr,   output reg [7:0]selector ); always @*   selector = 8'b00000001 iverilog -o qqq test_dec.v my_decoder1.v my_decoder2.v c:\Altera\marsohod\test_decoder>vvp qqq  ...

Создано 28 ноября 2011

17. ПЛИС внутри ПЛИС

(Проекты Altera Quartus II для платы Марсоход)

Я хочу рассказать о своем новом проекте для платы Марсоход. Я попытался сделать проект своей маленькой ПЛИС, написать этот проект на Verilog  и реально запустить его внутри настоящей ПЛИС. Наверное ...

Создано 19 июня 2011

18. Умный дом

(Проекты Altera Quartus II для платы Марсоход)

... вот так: >iverilog -o qqq ir_sendert.v serial.v ir_send_cmd.v >vvp qqq >gtkwave out.vcd После этих команд компиляции и симуляции появится окно программы GtkWave и покажет временные диаграммы ...

Создано 21 марта 2011

19. Симуляция проекта Теннис

(Разное)

... же он есть внутри всего проекта для платы Марсоход выполненный в среде Altera Quartus II  Теперь, пользуясь Icarus Verilog я могу откомпилировать тестбенч и мои модули и отсимулировать их: c:\altera\marsohod\max2tennisM>iverilog ...

Создано 05 марта 2011

20. Тестбенч игры Теннис

(Исходный код)

//Verilog тестбенч игры "теннис для двоих" `timescale 10ns / 1ns module test; reg reset, clk; wire [7:0]char_count; wire [11:0]line_count; wire hsync; wire vsync; wire visible; //это ...

Создано 05 марта 2011