Sidebar

Смотрите

  • Главная
  • FPGA блог
  • Форум
  • С чего начать?
  • Проекты
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Тэги

VHDL Altera MAX10 TFilter точка останова Последовательный порт ПЛИС Программатор язык Verilog arm-none-linux-gnueabi-gcc Quartus Prime Эффект Эхо Появились платы уроки Quartus II marsohod3 MAX II UFM система на кристалле decoder видеоигра Начинаем изучать RISC-V testbench Icarus iverilog моторчик Brainfuck Машина мыльных пузырей Verilog USB JTAG GPIO тестбенч Плата Марсоход Атака плата Марсоход FPGA проект Amber не реклама Тестбенч ИК приемника FIFO типы сигналов ЛУТ Правила форума MIDI-синтезатор Modelsim FTDI serial port Verilog toolchain ALTERA Quartus Еще один инерциоид JTAG

Комментарии

  • Расчет коэффициентов компенсационного FIR фильтра в GNU Octave.

    Kraig 17.08.2022 07:16
    It's amazing to pay a visit this web site and reading the views of all colleagues concerning this ...

    Подробнее...

     
  • Симуляция SDRAM контроллера в ModelSim

    Karolyn 16.08.2022 20:44
    Премного благодарю ! Заглядываете и также на мой портал : ) Застекленный балкон цены ...

    Подробнее...

     
  • Симулятор ModelSim

    Deanna 16.08.2022 07:07
    Incredible points. Sound arguments. Keep up the gokod effort. my blog pot ege haber: postaizmir.com/ ...

    Подробнее...

     
  • Почти "пустой проект"

    Standlenda 15.08.2022 18:11
    Вот это я четко попала, перед взором плывут 5 лет учебы на ФизФаке))) yarshopcolor.ru/.../...

    Подробнее...

     
  • Простейший интерпретатор Forth в плате M02mini

    Zelma 15.08.2022 03:55
    site: tinyurl.com/2ztvu9h8 (https://tinyurl.com/2ztvu9h8)

    Подробнее...

На форуме

    • file
    • Inside the Plan to Resurrect Australia's Extinct T...
    • в Наш форум / Вопросы о программаторе MBFTDI
    • от kafa88
    • 4 ч. 18 мин. назад
МАРСОХОД

Open Source Hardware Project

  • Программатор MBFTDI
    • SVF player
    • Драйвер Quartus II
    • Режим USB-to-COM
    • Режим BitBang
  • Плата Марсоход
    • Проекты
  • Плата Марсоход2
    • Описание платы Марсоход2
    • Описание платы Марсоход2bis
    • Проекты
    • Amber ARM SoCAmber ARM SoC
    • Шилд разъемов
    • Шилд Ethernet
    • Шилд 7-ми сегментного индикатора
  • Марсоход2RPI
    • Проекты
  • Плата Марсоход3
    • Проекты
    • MIPSfpga

Результат поиска: найдено 12 объектов.

Совпадение
Ограничение области поиска
1. Запуск тестовых программ в SoC MIPSfpga на плате Марсоход3
(MIPSfpga в плате Марсоход3)
6nfNwk0P53g Первоначально, вариант обвязки MIPSfpga+ процессора MIPS microAptiv UP для FPGA написал Yuri Panchul на основе обвязки MIPSfpga 1.0 написанной Sarah Harris. Затем MIPSfpga+ существенно развил ...
Создано 18 ноября 2017
2. Симуляция АЦП в ПЛИС MAX10.
(FPGA & Verilog блог)
... ) ) adc_inst (   .chsel ( 5'd0 ), // 5-bits channel selection.   .soc ( 1'b1 ), // signal Start-of-Conversion to ADC   .eoc ( ), // signal end of conversion.   //Data can be latched on the positive edg ...
Создано 13 марта 2017
3. Нестабильность проектов ПЛИС
(Разное)
... проектов и для симуляции. 2) не используйте защелки данных по управляющему уровню (latch), для запоминания и хранения данных есть регистры, используйте регистры 3) не используйте задержки сигнала ...
Создано 22 апреля 2015
4. Воспроизведение звука. DeltaSigma ЦАП.
(Проекты Altera Quartus II для платы Марсоход2)
... Output of Sigma adder reg [9:0] SigmaLatch; // Latches output of Sigma adder reg [9:0] DeltaB; // B input of Delta adder always @(SigmaLatch) DeltaB =  ...
Создано 03 декабря 2013
5. Verilog Gotchas
(Разное)
Возможно немного странная тема, но думаю кому нибудь будет интересно. Недавно набрел в интернетах на статьи авторов – это Stuart Sutherland, Don Mills и Chris Spear. Сами статьи на английском можно ...
Создано 06 марта 2013
6. Проект-исследование счетчика на DET Flip-Flop
(Проекты Altera Quartus II для платы Марсоход2)
Как известно, все цифровые схемы строятся по общему принципу «машины состояния». Вся схема проекта состоит как-бы из двух частей: регистров, которые хранят текущее состояние системы и комбинационной логики, ...
Создано 17 ноября 2012
7. Дешифратор
(Язык описания аппаратуры Verilog HDL)
...  что делать для остальных входных кодов с 10го по 15й не описано, а значит он считает, что на выходе должно быть предыдущее значение. Сделать это можно только если в схеме появятся элементы памяти в виде защел ...
Создано 01 декабря 2011
8. Декодер
(Язык описания аппаратуры Verilog HDL)
... на. При такой реализации в проекте появятся элементы памяти в виде защелок (latches). В этом описании получается что при входных значениях 6 или 7 на выходе должно получиться не какое-то новое число, а то,  ...
Создано 28 ноября 2011
9. Мультиплексор
(Язык описания аппаратуры Verilog HDL)
Вот что написано в Википедии: "Mультиплексор — устройство, имеющее несколько сигнальных входов, один или более управляющих входов и один выход. Мультиплексор позволяет передать сигнал с одного из входов ...
Создано 19 апреля 2011
10. Мультиплексор
(Комментарии)
в Verilog тип reg это не всегда "устройство хранения" - триггер или защелка (latch). Этот факт всегда вызывает недоумение у начинающих (и у меня когда-то то же). Самое простой и немного примитивный способ ...
Создано 19 апреля 2011
11. Счетчик в коде Грея
(Комментарии)
А что мешает во второй "неправильной" схеме просто задержать выдачу результата на один такт, поставив в конце дополнительный latch? По идее, в этом-то случае как раз гарантированно сменяется именно один ...
Создано 11 ноября 2018
12. Проект-исследование счетчика на DET Flip-Flop
(Комментарии)
... latch. ...
Создано 19 ноября 2012

Смотрите

  • Главная
  • FPGA блог
  • Форум
  • С чего начать?
  • Проекты
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Подписка

feed1

Тэги

Шилд ethernet Марсоход2 Verilog Gotcha Quartus II баг 1 для начинающих Программное обеспечение GtkWave ультразвук скрипт механика USB-JTAG MBFTDI Programming Device FPGA MINGW Altera FTDI декодер Terasic типы сигналов проект ПЛИС внутри ПЛИС машинка VHDL шаговый двигатель make menuconfig SDRAM Verilog HDL ПЛИС Двигаться по полосе Russian Open-Source Hardware Ubuntu Verilog Yosys CRC32 web server удаленное управление Forth ПЛИС внутри ПЛИС драйвер SVFPlayer фаза Открываем форум! Sourcery USB host Iridium flare driver tesbench Нанотехнологии суперкрепление micron Service Pack

Комментарии

  • Расчет коэффициентов компенсационного FIR фильтра в GNU Octave.

    Kraig 17.08.2022 07:16
    It's amazing to pay a visit this web site and reading the views of all colleagues concerning this ...

    Подробнее...

     
  • Симуляция SDRAM контроллера в ModelSim

    Karolyn 16.08.2022 20:44
    Премного благодарю ! Заглядываете и также на мой портал : ) Застекленный балкон цены ...

    Подробнее...

     
  • Симулятор ModelSim

    Deanna 16.08.2022 07:07
    Incredible points. Sound arguments. Keep up the gokod effort. my blog pot ege haber: postaizmir.com/ ...

    Подробнее...

     
  • Почти "пустой проект"

    Standlenda 15.08.2022 18:11
    Вот это я четко попала, перед взором плывут 5 лет учебы на ФизФаке))) yarshopcolor.ru/.../...

    Подробнее...

     
  • Простейший интерпретатор Forth в плате M02mini

    Zelma 15.08.2022 03:55
    site: tinyurl.com/2ztvu9h8 (https://tinyurl.com/2ztvu9h8)

    Подробнее...

На форуме

    • file
    • Inside the Plan to Resurrect Australia's Extinct T...
    • в Наш форум / Вопросы о программаторе MBFTDI
    • от kafa88
    • 4 ч. 18 мин. назад

Реклама