Проекты Altera Quartus II для платы Марсоход2

1. Запуск тестовых программ в SoC MIPSfpga на плате Марсоход3

(MIPSfpga в плате Марсоход3)

6nfNwk0P53g Первоначально, вариант обвязки MIPSfpga+ процессора MIPS microAptiv UP для FPGA написал Yuri Panchul на основе обвязки MIPSfpga 1.0 написанной Sarah Harris. Затем MIPSfpga+ существенно развил ...

Создано 18 ноября 2017

2. Симуляция АЦП в ПЛИС MAX10.

(FPGA & Verilog блог)

... ) ) adc_inst (   .chsel ( 5'd0 ), // 5-bits channel selection.   .soc ( 1'b1 ), // signal Start-of-Conversion to ADC   .eoc ( ), // signal end of conversion.   //Data can be latched on the positive edg ...

Создано 13 марта 2017

3. Нестабильность проектов ПЛИС

(Разное)

... проектов и для симуляции. 2) не используйте защелки данных по управляющему уровню (latch), для запоминания и хранения данных есть регистры, используйте регистры 3) не используйте задержки сигнала ...

Создано 22 апреля 2015

4. Воспроизведение звука. DeltaSigma ЦАП.

(Проекты Altera Quartus II для платы Марсоход2)

... Output of Sigma adder reg [9:0] SigmaLatch; // Latches output of Sigma adder reg [9:0] DeltaB; // B input of Delta adder always @(SigmaLatch) DeltaB =  ...

Создано 03 декабря 2013

5. Verilog Gotchas

(Разное)

Возможно немного странная тема, но думаю кому нибудь будет интересно. Недавно набрел в интернетах на статьи авторов – это Stuart Sutherland, Don Mills и Chris Spear. Сами статьи на английском можно ...

Создано 06 марта 2013

6. Проект-исследование счетчика на DET Flip-Flop

(Проекты Altera Quartus II для платы Марсоход2)

Как известно, все цифровые схемы строятся по общему принципу «машины состояния». Вся схема проекта состоит как-бы из двух частей: регистров, которые хранят текущее состояние системы и комбинационной логики, ...

Создано 17 ноября 2012

7. Дешифратор

(Язык описания аппаратуры Verilog HDL)

...  что делать для остальных входных кодов с 10го по 15й не описано, а значит он считает, что на выходе должно быть предыдущее значение. Сделать это можно только если в схеме появятся элементы памяти в виде защел ...

Создано 01 декабря 2011

8. Декодер

(Язык описания аппаратуры Verilog HDL)

... на. При такой реализации в проекте появятся элементы памяти в виде защелок (latches). В этом описании получается что при входных значениях 6 или 7 на выходе должно получиться не какое-то новое число, а то,  ...

Создано 28 ноября 2011

9. Мультиплексор

(Язык описания аппаратуры Verilog HDL)

Вот что написано в Википедии: "Mультиплексор — устройство, имеющее несколько сигнальных входов, один или более управляющих входов и один выход. Мультиплексор позволяет передать сигнал с одного из входов ...

Создано 19 апреля 2011

10. Мультиплексор

(Комментарии)

в Verilog тип reg это не всегда "устройство хранения" - триггер или защелка (latch). Этот факт всегда вызывает недоумение у начинающих (и у меня когда-то то же). Самое простой и немного примитивный способ ...

Создано 19 апреля 2011

11. Счетчик в коде Грея

(Комментарии)

А что мешает во второй "неправильной" схеме просто задержать выдачу результата на один такт, поставив в конце дополнительный latch? По идее, в этом-то случае как раз гарантированно сменяется именно один ...

Создано 11 ноября 2018

12. Проект-исследование счетчика на DET Flip-Flop

(Комментарии)

... latch. ...

Создано 19 ноября 2012