Проекты Altera Quartus II для платы Марсоход2

1. Запуск тестовых программ в SoC MIPSfpga на плате Марсоход3

(MIPSfpga в плате Марсоход3)

...  #elif RUNTYPE == HARDWARE #define UART_DIVISOR DIVISOR_50M #endif void uartInit(uint16_t divisor) { MFP_UART_LCR = MFP_UART_LCR_8N1; // 8n1 MFP_UART_LCR |= MFP_UART_LCR_ ...

Создано 18 Ноябрь 2017

2. Симуляция АЦП в ПЛИС MAX10.

(FPGA & Verilog блог)

... ts channel selection.   .soc ( 1'b1 ), // signal Start-of-Conversion to ADC   .eoc ( ), // signal end of conversion.   //Data can be latched on the positive edge of clkout_adccore after  ...

Создано 13 Март 2017

3. Нестабильность проектов ПЛИС

(Разное)

...  2) не используйте защелки данных по управляющему уровню (latch), для запоминания и хранения данных есть регистры, используйте регистры 3) не используйте задержки сигнала на логических элементах ...

Создано 22 Апрель 2015

4. Воспроизведение звука. DeltaSigma ЦАП.

(Проекты Altera Quartus II для платы Марсоход2)

... Output of Sigma adder reg [9:0] SigmaLatch; // Latches output of Sigma adder reg [9:0] DeltaB; // B input of Delta adder always @(SigmaLatch) DeltaB = << (8); always @(DACin or DeltaB) DeltaAdder ...

Создано 03 Декабрь 2013

5. Verilog Gotchas

(Разное)

... ает. Хотя.. я думаю, что синтезатор должен в этом случае выдать предупреждение, что в проекте появилась защелка (latch). Все же нужно читать предупреждения компиляторов. Пример 4 Операции в списке чувст ...

Создано 06 Март 2013

6. Проект-исследование счетчика на DET Flip-Flop

(Проекты Altera Quartus II для платы Марсоход2)

... ( latch ). Вот две схемы защелок: Первая схема запоминает входные данные при положительном уровне сигнала clock, при нуле на сигнале clock данные свободно проходят со входа D на выход Q. Вторая схема ...

Создано 17 Ноябрь 2012

7. Дешифратор

(Язык описания аппаратуры Verilog HDL)

... ь это можно только если в схеме появятся элементы памяти в виде защелок (latch). Их поведение вообще-то не очень предсказуемо. Точнее говоря, симулятору не известно их начальное состояние. Такую схему трудно симул ...

Создано 01 Декабрь 2011

8. Декодер

(Язык описания аппаратуры Verilog HDL)

... такой реализации в проекте появятся элементы памяти в виде защелок (latches). В этом описании получается что при входных значениях 6 или 7 на выходе должно получиться не какое-то новое число, а то, что было ...

Создано 28 Ноябрь 2011

9. Мультиплексор

(Язык описания аппаратуры Verilog HDL)

... ным трем? Этот случай мы не описали в коде. Синтезатор считает, что в случае с sel==2'b11 значение на выходе не должно меняться, должно оставаться предыдущим. Значит в логике появится latch (защелка) - ...

Создано 19 Апрель 2011

10. Мультиплексор

(Комментарии)

в Verilog тип reg это не всегда "устройство хранения" - триггер или защелка (latch). Этот факт всегда вызывает недоумение у начинающих (и у меня когда-то то же). Самое простой и немного примитивный способ ...

Создано 19 Апрель 2011

11. Счетчик в коде Грея

(Комментарии)

А что мешает во второй "неправильной" схеме просто задержать выдачу результата на один такт, поставив в конце дополнительный latch? По идее, в этом-то случае как раз гарантированно сменяется именно один ...

Создано 11 Ноябрь 2018

12. Проект-исследование счетчика на DET Flip-Flop

(Комментарии)

... latch. ...

Создано 19 Ноябрь 2012