Язык описания аппаратуры Verilog HDL

1. Отладка программ в MIPSfpga

(MIPSfpga в плате Марсоход3)

... e. Далее запускаем GDB и ведем отладку: >mips-mti-elf-gdb -q program.elf (gdb) target remote localhost:3333 (gdb) set endian little (gdb) monitor reset halt (gdb) load (gdb) b main (gdb) c Можно ход ...

Создано 18 марта 2018

2. Интерфейс Verilog VPI

(Разное)

... system tasks, например, $display, $monitor, $finish. Про некоторые из них я уже писал. Интерфейс VPI призван облегчить отладку, дать разработчикам возможность добавлять новую функциональность для отладки ...

Создано 24 января 2014

3. Тестбенч ИК приемника

(Исходный код)

//тестбенч ИК приемника, который передает принятые коды //через последовательный порт `timescale 1us / 1ns module ir_receiver_test; //генерируем тактовую частоту 5Мгц reg clk; //в начале регистр ...

Создано 09 февраля 2011

4. Тестбенч приемника USB

(Разное)

Очень часто бывает довольно трудно разобраться как работает тот или иной модуль. Можно часами рассматривать принципиальную схему устройства или его описание на языке Verilog и ничего не понимать в ней. ...

Создано 17 января 2011

5. Симулятор ModelSim

(Разное)

Хочу рассказать немного про симуляцию цифровых проектов. Да-да. Тема эта уже поднималась несколько раз, и, конечно – это неисчерпаемая тема. Я уже когда-то писал про симуляцию средствами Quartus II версии ...

Создано 13 декабря 2010

6. Симуляция проекта с помощью Icarus-Verilog

(Разное)

После некоторых раздумий я решил написать статью о симуляции Verilog проектов с помощью пакета программ icarus-verilog. Мне кажется, что это лучший способ «быстро попробовать» возможности симуляции. Конечно, ...

Создано 28 ноября 2010

7. Verilog System Tasks

(Разное)

...  $display(“at moment %d addr is %h”,$time,addr); -- at moment 200 addr is 1fe04400 Ключевое слово $monitor. Язык Verilog предлагает механизм отслеживания момента изменения сигнала. Делается ...

Создано 28 ноября 2010

8. Симуляция проекта с помощью Icarus-Verilog

(Комментарии)

> $monitor($stime ,, reset,, clk,,, wdata,, wr,, data_cnt) А для чего по две-три запятые? ...

Создано 19 октября 2017

9. Первый проект для платы Марсоход2

(Комментарии)

Отвечу сам себе :) Необходимо поменять параметры модуля hvsync в соответствии с документом "VESA and Industry Standards and Guidelines for Computer Display Monitor Timing" (гуглится). К тому же, необходим ...

Создано 30 марта 2014

10. Тест SDRAM или "Фреймбуффер2"

(Комментарии)

ftp://ftp.cs.nctu.edu.tw/pub/csie/Software/X11/private/VeSaSpEcS/VESA_Document_Center_Monitor_Interface/DMTv1r11.pdf Режим - Reduced Blanking Оу. Оказывается существуют и такие режимы. Спасибо. Поторопился, ...

Создано 06 октября 2014

11. Тест SDRAM или "Фреймбуффер2"

(Комментарии)

ftp://ftp.cs.nctu.edu.tw/pub/csie/Software/X11/private/VeSaSpEcS/VESA_Document_Center_Monitor_Interface/DMTv1r11.pdf Режим - Reduced Blanking Оу. Оказывается существуют и такие режимы. Спасибо. Поторопился, ...

Создано 03 октября 2014

12. Тест SDRAM или "Фреймбуффер2"

(Комментарии)

ftp://ftp.cs.nctu.edu.tw/pub/csie/Software/X11/private/VeSaSpEcS/VESA_Document_Center_Monitor_Interface/DMTv1r11.pdf Режим - Reduced Blanking ...

Создано 03 октября 2014

13. Тест SDRAM или "Фреймбуффер2"

(Комментарии)

Судя по логу, составленному программой Free Serial Monitor, программа mode открывает порт, но никакой информации через него не идет. Пробовал снижать скорость... Данные не уходят :(... ...

Создано 26 сентября 2012