Язык описания аппаратуры Verilog HDL

1. Последовательный приемопередатчик

(Исходный код)

// последовательный приемопередатчик // 38400бит/сек // 8бит, без четности module serial( input wire reset, input wire clk5, //5mHz input wire rx, input wire [7:0]sbyte,  ...

Создано 12 октября 2010