Рискну предложить почтенной публике мое новейшее "изобретение": VSMF, Verilog State Machine Framework. Я делаю его для одного из наших внутренних проектов. Пока это не полностью завершенная работа, ...
В этой статье я расскажу про несколько совсем простых проектов платы Марсоход2bis. С готовыми проектами обычно легче начинать свой собственный, так как в исходном готовом проекте уже сделаны все важные ...
Навеяно комментариями в блоге.
Вообще-то, в языке Verilog, который я всячески пропагандирую, действительно есть странные места, от которых у начинающих программистов происходит «вынос мозга». Часто ...
... написано ведь совсем другое: reg [3:0] c_state = CS_IDLE; Более того, если зайти в Quartus II в меню Tools => Netlist Viewers => State Machine Viewer то можно видеть, что компилятор Quartus II действительно ...
... из текста «программ» Verilog или VHDL описания state machines, тоесть «автоматов». После компиляции проекта в среде QuartusII заходим в меню Tools\Netlist Viewers\State machine Viewer. Так вот в первом ...
... Techniques.pdf Case Study 1 - DC motor control.pdf Case Study 2- Digital Filter Design.pdf Chapter 1Introduction to Finite-State Machines and State Diagrams for the Design.pdf Chapter 2 Using State ...
а про стили написания есть одна статейка. называется Synthesizable Finite State Machine Design Techniques Using the New SystemVerilog 3.0 Enhancements. там подробно описаны стили описания и результирующующ ...
Подробнее...