ARM System-on-Chip

1. Синхронизатор сигнала для CDC на Verilog

(Язык описания аппаратуры Verilog HDL)

... три) последовательных триггера. module synchronizer(    input wire signal,    input wire clk,    output wire signal_sync ); reg a,b; always @(posedge clk) begin    b ...

Создано 24 февраля 2012

2. Еще о метастабильности.

(Разное)

... clock domain interface structure(s) related to this rule. Таким образом, Quartus II говорит нам, что в проекте не все хорошо. Добавляем в проект еще один триггер (synchronizer): Компилируем, и вот, ...

Создано 20 февраля 2012