Результат поиска: найдено 30 объектов.

Совпадение
Ограничение области поиска
1. PICORV32 PicoSoc в плате MCY112
(Плата MCY112)
... создаст файл testbench.vcd, который можно открыть в программу GtkWave и рассматривать все внутренние сигналы проекта. В общем, мы портировали проект PICORV32 на нашу плату MCY112 и он работает. На самом ...
Создано 09 апреля 2023
2. Программирование флэш памяти платы MCY112
(Плата MCY112)
... У меня есть для этого написанный тестбенч в папке SpiFlash/sim. Запустите в консоли команды: >iverilog -o qqq tb.v serial2spi.v P25Q32H.v serial.v >vvp qqq >gtkwave testbench.vcd В окне программы ...
Создано 08 апреля 2023
3. Разворот бит в шине на Verilog
(Язык описания аппаратуры Verilog HDL)
Казалось бы простая задача: как развернуть биты в шине так, чтоб младший бит стал старшим, а старший самым младшим? Первое, что приходит на ум: написать вот так: reg [7:0]src; //reverse? wire [0:7]re1; ...
Создано 23 сентября 2018
4. Modelsim под Windows и Verilog VPI
(Разное)
... симулятора icarus verilog нужно делать так: iverilog -o qqq testbench.v vvp -M. -mmypli qqq При использовании симулятора ModelSim-Intel под виндовс так же нужно скомпилировать Сишную библиотеку, но ...
Создано 18 сентября 2018
5. Динамический сдвиг фазы частоты с PLL
(Разное)
У нас на сайте уже была пара статей про PLL. PLL - это, если говорить просто, встроенный в ПЛИС генератор тактовых частот. Он позволяет из одной входной тактовой частоты синтезировать несколько других ...
Создано 13 апреля 2017
6. Как симулировать проекты Quartus Prime выполненные в схеме?
(Разное)
... og файлы в ModelSim. Конечно, для этого нам нужно еще написать testbench. Сделаю самый простой тестбенч, который можно придумать: `timescale 1ns/1ns module tb; reg clk = 1'b0; always   clk = #5 ~c ...
Создано 21 января 2017
7. КИХ фильтр на Verilog
(Разное)
В этой статье я хочу рассказать о своих экспериментах по созданию простого параметрического цифрового КИХ фильтра на Verilog HDL. До сегодняшнего дня я старался избегать тем цифровой обработки сигналов ...
Создано 25 апреля 2016
8. Сложности разработки USB хоста для проекта USBTerm.
(Проект графического терминала USBTerm)
... e w_show_next_dev); #1; write_dev_byte(8'h44,1'b1); Это тот случай, когда нужно прочитать что-то из подключенного USB устройства. Тогда на шине посылается пакет c идентификатором 0x69 (IN), дальше test ...
Создано 23 февраля 2016
9. Фотографирование: пульт дистанционного управления к Canon EOS 650D
(Проекты Altera Quartus II для платы Марсоход)
... передается.  void Canon::shutterNow() {   for(int i=0; iiverilog -o myout canon_rc6.v testbench.v Теперь симуляции: >vvp myout Получаю файлы временных диаграмм *.vcd и смотрю их в GtkWave: >gtkwave ...
Создано 28 сентября 2015
10. Симуляция SDRAM контроллера в ModelSim
(Разное)
...  я буду симулировать систему с рабочей частотой всего 20МГц - только с единственно целью убедиться правильно ли спроектирован контроллер. Весь тестбенч вот: `timescale 1ns / 1ns module testbench ...
Создано 16 ноября 2014
11. Интерфейс Verilog VPI
(Разное)
... проекта. Мой тестбенч пусть будет вот такой простой (файл testbench.v): module testbench(); reg [7:0]v0; reg [7:0]v1; initial begin $display("read from C module:");     $getval("myvar0",v0 ...
Создано 24 января 2014
12. Графический дизайн или текст Verilog/VHDL?
(Разное)
Рискну затронуть такую холиварную тему: сравнение двух методов разработки, графический ввод схемы и текстовое описание проекта на языках HDL Verilog / VHDL. Какой метод лучше? Сразу скажу, что я ...
Создано 30 мая 2013
13. FM радио передатчик из платы Марсоход2
(Проекты Altera Quartus II для платы Марсоход2)
7 мая (25 апреля по старому стилю) 1895 года на заседании Русского физико-химического общества российский физик Александр Степанович Попов выступил с докладом и демонстрацией созданного им первого в мире ...
Создано 06 мая 2013
14. Сумматор с переносом на Verilog HDL
(Язык описания аппаратуры Verilog HDL)
... работы сумматора можно написав простой тестбенч. Подаем на входы сумматора разные числа и смотрим результат: `timescale 1ns / 1ns module testbench; reg [7:0]var_a; reg [7:0]var_b; wire [7:0]r_out; ...
Создано 04 марта 2013
15. Отладка Linux в Amber SoC
(ARM System-on-Chip)
... чуть сложнее testbench. Сейчас мне нужно сделать полную модель системы: процессор, boot-rom, память, последовательный порт. Модель системы – это и есть testbench. От тестбенча hello-world будет отличие ...
Создано 09 декабря 2012
16. Проект-исследование счетчика на DET Flip-Flop
(Проекты Altera Quartus II для платы Марсоход2)
Как известно, все цифровые схемы строятся по общему принципу «машины состояния». Вся схема проекта состоит как-бы из двух частей: регистров, которые хранят текущее состояние системы и комбинационной логики, ...
Создано 17 ноября 2012
17. Симуляция проекта Amber23 для платы Марсоход2. Исполнение программы Hello-World!
(Исходный код)
...  ( uart0_tx ), .led (led) ); // ====================================== // Instantiate Testbench UART // ====================================== tb_uart u_tb ...
Создано 24 сентября 2012
18. Симуляция MAX II UFM в ModelSim
(Разное)
... его, а затем перекомпилируйте altufm_none1.v. 8. Конечно нам для симуляции проекта нужен tesbench. Напишем, что-то совсем простое, вроде вот этого: `timescale 1ns / 1ns; module testbench(); reg ...
Создано 30 июля 2012
19. Реализация SIN и COS на Verilog
(Язык описания аппаратуры Verilog HDL)
... и так далее. По этой причине в этой статье я не буду собственно реализовывать синус на Verilog для синтеза в FPGA / CPLD. Вместо этого, я постараюсь предложить некий Verilog testbench для проверки правильности ...
Создано 22 мая 2012
20. Исходный код тестбенча для мПЛИС (проект ПЛИС внутри ПЛИС)
(Исходный код)
  //testbench for mini_cpld   module test;   //64 bytes array used for cpld image reg [7:0] value[0:63]; integer i,j,a,b,c;   //signals ...
Создано 20 июня 2011