Язык описания аппаратуры Verilog HDL
- 1. Разворот бит в шине на Verilog
- (Язык описания аппаратуры Verilog HDL)
- ... Симулятор icarus verilog так же на эту строку дает ошибку - что-то вроде "sorry, streaming operators are not supported". Чтобы не быть голословным, объединяю все описанные выше методы в один Verilog Testbenc ...
- Создано 23 Сентябрь 2018
- 2. Modelsim под Windows и Verilog VPI
- (Разное)
- ... д) запуск симулятора icarus verilog нужно делать так: iverilog -o qqq testbench.v vvp -M. -mmypli qqq При использовании симулятора ModelSim-Intel под виндовс так же нужно скомпилировать Сишную библиотеку, ...
- Создано 18 Сентябрь 2018
- 3. Динамический сдвиг фазы частоты с PLL
- (Разное)
- ... ет ничего особенного, ну вот только подает на тестируемый модуль исходную тактовую частоту 100МГц. Вот тестбенч: `timescale 1ns / 10ps module testbench(); //assume basic clock is 100Mhz reg cl ...
- Создано 13 Апрель 2017
- 4. Как симулировать проекты Quartus Prime выполненные в схеме?
- (Разное)
- ... ter_0.v. Теперь уже можно пробовать симулировать получившиеся Verilog файлы в ModelSim. Конечно, для этого нам нужно еще написать testbench. Сделаю самый простой тестбенч, который можно придумать: ` ...
- Создано 21 Январь 2017
- 5. КИХ фильтр на Verilog
- (Разное)
- ... то наблюдая отклик на выходе фильтра я прямо увижу его амплитудно-частотную характеристику! Структура программы testbench.v: Синусоиду для тестбенча я уже когда-то показывал. Возьму тот старый код ...
- Создано 25 Апрель 2016
- 6. Сложности разработки USB хоста для проекта USBTerm.
- (Проект графического терминала USBTerm)
- ... e w_show_next_dev); #1; write_dev_byte(8'h44,1'b1); Это тот случай, когда нужно прочитать что-то из подключенного USB устройства. Тогда на шине посылается пакет c идентификатором 0x69 (IN), дальше test ...
- Создано 23 Февраль 2016
- 7. Фотографирование: пульт дистанционного управления к Canon EOS 650D
- (Проекты Altera Quartus II для платы Марсоход)
- ... естбенч к модулю имитирует нажатие кнопки: `timescale 1ns / 1ns module testbench(); //assume basic clock is 100Mhz reg clk; initial clk=0; always #5 clk = ~clk; wire led; reg but0; r ...
- Создано 28 Сентябрь 2015
- 8. Симуляция SDRAM контроллера в ModelSim
- (Разное)
- ... я буду симулировать систему с рабочей частотой всего 20МГц - только с единственно целью убедиться правильно ли спроектирован контроллер. Весь тестбенч вот: `timescale 1ns / 1ns module testbench ...
- Создано 16 Ноябрь 2014
- 9. Интерфейс Verilog VPI
- (Разное)
- ... проекта. Мой тестбенч пусть будет вот такой простой (файл testbench.v): module testbench(); reg [7:0]v0; reg [7:0]v1; initial begin $display("read from C module:"); $getval("myvar0",v0 ...
- Создано 24 Январь 2014
- 10. Графический дизайн или текст Verilog/VHDL?
- (Разное)
- ... же языке, что и сам проект. Например, проект выполнен в Verilog. Testbench так же можно выполнить в Verilog. Программа тестбенча рассматривает ваш готовый модуль как черный ящик, все входные сигналы ...
- Создано 30 Май 2013
- 11. FM радио передатчик из платы Марсоход2
- (Проекты Altera Quartus II для платы Марсоход2)
- ... можно написать тестбенч для модуля на языке Verilog HDL. `timescale 1ns / 1ps module testbench; reg clk500; initial clk500 = 1'b0; always #1 clk500 = ~clk500; wire nclk; r ...
- Создано 06 Май 2013
- 12. Сумматор с переносом на Verilog HDL
- (Язык описания аппаратуры Verilog HDL)
- ... Проверить правильность работы сумматора можно написав простой тестбенч. Подаем на входы сумматора разные числа и смотрим результат: `timescale 1ns / 1ns module testbench; reg [7:0]var_a; reg [7:0]var_b; ...
- Создано 04 Март 2013
- 13. Отладка Linux в Amber SoC
- (ARM System-on-Chip)
- ... линукс будет примерно так же, но чуть сложнее testbench. Сейчас мне нужно сделать полную модель системы: процессор, boot-rom, память, последовательный порт. Модель системы – это и есть testbench. От ...
- Создано 09 Декабрь 2012
- 14. Проект-исследование счетчика на DET Flip-Flop
- (Проекты Altera Quartus II для платы Марсоход2)
- ... же языке Verilog, опишем тактовую частоту и поступающие на экземпляр триггера наши псевдо-случайные данные. `timescale 1ns / 1ns module testbench; //simulate external crystal 100Mhz reg clk; initial ...
- Создано 17 Ноябрь 2012
- 15. Симуляция проекта Amber23 для платы Марсоход2. Исполнение программы Hello-World!
- (Исходный код)
- ... ( uart0_tx ), .led (led) ); // ====================================== // Instantiate Testbench UART // ====================================== tb_uart u_tb ...
- Создано 24 Сентябрь 2012
- 16. Симуляция MAX II UFM в ModelSim
- (Разное)
- ... вроде вот этого: `timescale 1ns / 1ns; module testbench(); reg clk; initial clk=0; always #10 clk = ~clk; reg [3:0]key; initial begin key = 4'b1111; #100000;   ...
- Создано 30 Июль 2012
- 17. Реализация SIN и COS на Verilog
- (Язык описания аппаратуры Verilog HDL)
- ... и так далее. По этой причине в этой статье я не буду собственно реализовывать синус на Verilog для синтеза в FPGA / CPLD. Вместо этого, я постараюсь предложить некий Verilog testbench для проверки правильности ...
- Создано 22 Май 2012
- 18. Исходный код тестбенча для мПЛИС (проект ПЛИС внутри ПЛИС)
- (Исходный код)
- //testbench for mini_cpld module test; //64 bytes array used for cpld image reg [7:0] value[0:63]; integer i,j,a,b,c; ...
- Создано 20 Июнь 2011
- 19. ПЛИС внутри ПЛИС
- (Проекты Altera Quartus II для платы Марсоход)
- Я хочу рассказать о своем новом проекте для платы Марсоход. Я попытался сделать проект своей маленькой ПЛИС, написать этот проект на Verilog и реально запустить его внутри настоящей ПЛИС. Наверное ...
- Создано 19 Июнь 2011
- 20. Симуляция проекта Теннис
- (Разное)
- Иногда приходится иметь дело с аппаратными проектами в которых отдельные события происходят довольно редко. И не то что бы рабочая частота была небольшой - как раз нет, рабочая частота довольно высокая ...
- Создано 05 Март 2011
Подробнее...