ТЕМА:

Я не понял папку с проектами можно вынести куда угодно? Я сделал как в инструкции путь проекта оставил предложенный мне программой. Тоисть всё раскидано по папке альтера C:\Program Files\altera\13.0sp1 такой путь был предложен.
С делал как в инструкции и проект не запустился но потом 2 раза открыл папку с кодом и он запустился странно но хорошо.
Правда выкинул много предупреждений и как на них реагировать особенно на важные?
Critical Warning (169085): No exact pin location assignment(s) for 6 pins of 6 total pins

Critical Warning (332012): Synopsys Design Constraints File file not found: 'lesson1.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.

В первом нужно развести ножки в инструкции сказано. Попробую разобраться.
А во второй чето не очень понятно.Плюс много не очень важных предупреждений.
А если новый код пишешь просто создаешь новый файл с указанием языка а что делать с Set As Top Level Entity(самым главным файлом проекта) наверное он нужен только для нового проекта. Или как?
Или вот ещё Рекомендуется называть фаил так же как имя модуля в нём. Не очень понятно что за модуль? Я думал проект и в нем фалы и один из них главный а остальные файлы как с ним связаны . Потом это фаил называю так же как топ левел и всё. Топ левел это где?

Проэкты можно складывать куда угодно - у меня они лежат например в C:\projects\altera\...

Первый варнинг - надо определить ноги.
Второй это надо создать констрейн в ручную... Но не обязательно если не планируете делать высокочастотные схемы.

Топ лейвел - это главный фаил который может быть или в верилогу или в схеме. Это не проэкт - для проэкта там есть свой фаил. С топ лейвера начинается вся схема. Это фаил в котором определяется самый общий вид на схему. Модуль - это модуль в языке верилог.

Проект можно назвать Топ лейвел.В проекте есть главный файл и набор второстепенных которые подключаются к главному файлу. Правельно я понял?

Проэкт можете называть как хотите. В рамках проэкта создаёте фал в котором описано подключения к внешнему миру ФПГА :) Top level это место откуда всё начинается. Вы неправильно начинаете изучать - стяните несколько готовых проэктов и изучите их.. И изучите Verilog - очень поможет для начала.

А я скачал книгу про VHDL Библо и начал читать вроде написано понятно или Verilog будет понятнее начинающиму. Можете посоветовать?

Я пишу но обоих языках - по работе так нужно. Но я предпочитаю Верилог - меньше писанины и он ближе к С как бы :) Проблема в том что програмы получаются плохо переносимы между альтерой и ксайлинксом. На VHDL переносится лучше.