FPGA & CPLD Блог
САПР Altera Quartus II / Intel Quartus Prime, язык Verilog HDL, FPGA Cyclone III, Cyclone IV, MAX II, MAX10. Платы разработчика серии Марсоход, Марсоход2, Марсоход3.
Yosys Open SYnthesis Suite
- Подробности
- Категория: Разное
- Создано 14 Октябрь 2018
- Автор: nckm
- Просмотров: 1349
Понадобилось мне средство создания схемы из Verilog файла. Самый понятный способ для меня - это использования самого Intel Quartus. В среде квартуса после компиляции проекта, а именно, после анализа и синтеза проекта, можно посмотреть результирующую схему устройства.
Делается так:
1) Меню Processing => Start => Start Analysis & Synthesis
2) Меню Tools => Netlist Viewers => RTL Viewers
Например, рассмотрю вот такой топ модуль Verilog (десятичный счетчик с синхронным сбросом и и сигналом разрешения счета):
module cnt(
input wire clk,
input wire rst,
input wire ena,
output reg [3:0]q
);
always @(posedge clk)
if(rst)
q <= 0;
else
if( ena )
begin
if( q==9 )
q <= 0;
else
q <= q+1;
end
endmodule
Квартус после синтеза покажет его в RTL Viewer вот так:
Все это очень хорошо, но мне хотелось найти средство попроще, желательно opensource и чтобы можно было бы запускать из скрипта. Самый подходящий вариант, который я нашел - это Yosis - Yosys Open SYnthesis Suite. Далее расскажу, что я знаю про него.
Разворот бит в шине на Verilog
- Подробности
- Категория: Язык описания аппаратуры Verilog HDL
- Создано 23 Сентябрь 2018
- Автор: nckm
- Просмотров: 2387
Казалось бы простая задача: как развернуть биты в шине так, чтоб младший бит стал старшим, а старший самым младшим? Первое, что приходит на ум: написать вот так:
reg [7:0]src;
//reverse?
wire [0:7]re1; assign re1 = src; //does not work..
Но это так не работает!
Какие есть работающие варианты?
Modelsim под Windows и Verilog VPI
- Подробности
- Категория: Разное
- Создано 18 Сентябрь 2018
- Автор: Николай Ковач
- Просмотров: 874
Когда-то давно я написал статью "Интерфейс Verilog VPI".
В ней рассказывалось, как во время симуляции проекта Verilog вызывать функции пользовательской библиотеки, написанной на языке C. В статье использовался симулятор Icarus Verilog под Ubuntu Linux.
Связка языка Verilog и языка C хоть и получается немного мудреная, но дает дополнительные возможности для симуляции. Получается можно определить свою системную функцию Verilog и делать в ней что хочешь: хоть читать файлы с произвольным доступом, хоть получать изображения из камеры и передавать их верилогу, хоть обращаться к какой-то плате для получения реальных данных, передаваемых симулятору.
Недавно мне самому потребовалось сделать доступ к двоичному файлу очень большого размера из тестбенча Verilog и я, чтобы сделать это, перечитывал свою же статью и брал ее за основу своей новой программы-библиотеки.
В этой статье я покажу:
- как скомпилировать библиотеку C/С++ с использованием Verilog Procedural Interface (VPI) под Windows;
- как использовать библиотеку с Icarus Verilog под Windows;
- как использовать библиотеку с ModelSim под Windows.
Как вернуть скрипту результат симуляции Verilog?
- Подробности
- Категория: Разное
- Создано 11 Сентябрь 2018
- Автор: nckma
- Просмотров: 1813
Появилась простая задача - нужно из скрипта (batch/Windows или bash/Linux) проанализировать результат симуляции Verilog. Причем желательно, чтобы решение работало с разными симуляторами: icarus и modelsim (или другими). Как это сделать?
Проект FTDI-POF
- Подробности
- Категория: Разное
- Создано 31 Август 2018
- Автор: nckma
- Просмотров: 2111
FTDI-POF - это наш экспериментальный проект для исследования возможностей пластикового оптического волокна (Plastic Optical Fiber). Плата сделана на основе нашего программатора MBFTDI, а значит использует ту же самую микросхему FT2232H. Теперь эта новая плата, конечно, никакого отношения к JTAG программированию не имеет. Плата FTDI-POF - это USB-to-COM, то есть устройство, которое представляет два последовательных порта на шине USB2. При этом первый последовательный порт оснащен оптическим приемником и передатчиком для POF. Далее подробное описание проекта.
Подкатегории
- Проекты Altera Quartus II для платы Марсоход
- Проекты Altera Quartus II для платы Марсоход2
- Проекты Altera Quartus Prime для Марсоход2RPI
- Проекты Altera Quartus Prime для платы Марсоход3
- Язык описания аппаратуры Verilog HDL
- ARM System-on-Chip
- Проект графического терминала USBTerm
- Разное
- MIPSfpga в плате Марсоход3
