ТЕМА: Внешний кварц

umarsohod пишет:

RawData пишет: А как это реализовать на verilog?

Если не нужна большая производительность, увеличьте длину сдвигового регистра на 10, и добавьте еще 10 стоп-битов ("1").

Вот так: reg [19:0] data = 20'b11111111111001011110; ?
А как быть в цикле?
Не могу сообразить...
Этот блок изменить:
if(i>9)
begin
j = 0;
i <= 0;
Tx <=1'b1;
end
?

Да, if(i>19)

Теперь всё в порядке, благодарю за помощь.
p.s. тему пока не "покидаю")