ТЕМА: Объединение листов

Добрый день. До этого работал на Xilinx. Сейчас появилась необходимость перевести довольно крупный проект на Quartus. Проект схемный состоит из 3 листов, каждый лист имеет i/o пины и еще связи между собой по именам шин. Имеет ли Quartus так объединять по именам или нужно свернуть каждый лист в символ объединить на одном листе. Еще одно вопрос: каждый лист имеет под схемы, их я с вернул в символы, используя пины для формирования входов и выходов для символов, будут ли они выводится на ножки платы или Quartus поймет что это внутренние связи?

Начну с конца.
Пины для формирования входов и выходов для символов,не будут выводится на ножки платы.
Quartus умеет объединять сигналы и шины по именам.
С листами я не очень понял, в Квартусе одна "Top Level" схема, которая может быть любого
размера, поставьте все ваши листы на одном.

Ну да, разместить на одном получится, единственно для печати будет неудобно

Не могу понять что за ошибка. Может кто знает в чем проблема?

Видно очень плохо. :(
Похоже на то, что имя какого-то внутрисхемного сигнала совпадает с именем
входного пина. Нужно что-то одно из двух переименовать.

Вроде больше шин с таким именем больше нет. Есть 2PK, но это другое имя.

Теперь видно гораздо лучше.
Имя пина 1PK[0] и сигнал 1PK[0] после инвертора это-же разные сигналы !?.
Или уберите инвертор или сделайте разные имена.

Спасибо, помогло, проект собрался. Осталось разобраться с ножками(поиздевался над Алтеровским кристаллом Воронеж).

При функциональном моделировании вот такое предупреждение
Warning: Found clock-sensitive change during active clock edge at time 40.0 ns on register "|KRK|MADEC:inst|DCOD:inst1|DC:inst1|FDCE:inst1|Q"
Вот из хелпа:
CAUSE: There is a clock-sensitive signal (that is, data, enable, preset, clear, async-load) change in the vector source file at the same time as an active clock edge on the specified register. Clock-sensitive signals must not change during an active clock edge. As a result, the simulation results may be inaccurate.
ACTION: Edit the vector source file so no clock-sensitive signals change at the same time as an active clock edge.

Я правильно понял что это означает что синхро-импульс опаздывает на 40 нс по отношению к данным?

При функциональном моделировании никакие задержки учитываться и анализироваться не должны.
Скорее всего проблема с самой схемой, типа , на клок и на данные триггера подается один и тот-же
сигнал.
Кстати, вы чем симулируете?