ТЕМА: Top-level

Доброго времени суток, я студент, решил начать знакомиться с Verilog, есть своя плата с ПЛИЗ и опыт её "схемного" программирования. Написал простую вроде бы програмку и он жалуется что ему не понятен уровень иерархии проекта, подскажите что делать?

module my_mod (
input [0:3] A,
input [0:3] B,
output [0:4] C);
assign C = A + B;
endmodule

Ошибка следующая:

Error: Top-level design entity "pawel" is undefined


проект.bmp

Фаил топ модуля должен быть назван так же как и сам модуль - my_mod.v а не просто pawel :)