МАРСОХОД

Open Source Hardware Project

Добро пожаловать, Гость
Логин: Пароль: Запомнить меня
  • Страница:
  • 1

ТЕМА: Top-level

Top-level 6 года 4 мес. назад #1889

Доброго времени суток, я студент, решил начать знакомиться с Verilog, есть своя плата с ПЛИЗ и опыт её "схемного" программирования. Написал простую вроде бы програмку и он жалуется что ему не понятен уровень иерархии проекта, подскажите что делать?

module my_mod (
input [0:3] A,
input [0:3] B,
output [0:4] C);
assign C = A + B;
endmodule

Ошибка следующая:

Error: Top-level design entity "pawel" is undefined


проект.bmp

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Последнее редактирование: от Павел Тупиков.

Re: Top-level 6 года 4 мес. назад #1890

Фаил топ модуля должен быть назван так же как и сам модуль - my_mod.v а не просто pawel :)

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

  • Страница:
  • 1
Время создания страницы: 0.147 секунд

ВКонтакте  facebook  GitHub  YouTube  Twitter