Решил сделать вузовскую олимпиаду на языке Verilog HDL
Вот программа
module Pawel (pba, pbb, sw, clk_25mhz, led);
input pba;
input pbb;
input [7:0]sw;
input clk_25mhz;
output [7:0] led;
wire s1;
wire [24:0]s2;
wire [7:0]s3;
wire [2:0]s4;
Trigger ( .q (s1), .data (pba), .R (pbb) );
CT24( .q (s2), .Clk (clk_25mhz) );
CT7( .q (s3), .l (sw), .Clk (s2[24]) );
CT2( .q (s4), .up (s1), .Clk (s3[7]) );
DC3_8( .OUT (led), .IN (s4) );
endmodule
module CT24 (Clk, q);
input wire Clk;
output reg[24:0]q;
always @*
begin
if(Clk)
q <= q + 1'd1;
end
endmodule
module CT7 (Clk, l, q);
input wire Clk;
input wire [7:0]l;
output reg [7:0]q;
always @*
begin
if(Clk)
q <= q + 1'd1;
else
q <= (q + l);
end
endmodule
module CT2 (Clk, up, q);
input wire Clk;
input wire up;
output reg[2:0]q;
always @*
begin
if(Clk)
if(up)
q <= q - 1'd1;
else
q <= q + 1'd1;
end
endmodule
module DC3_8 (IN, OUT);
input wire [2:0] IN;
output reg [7:0] OUT;
always @*
begin
case (IN)
3'd0: OUT = 8'b11111110;
3'd1: OUT = 8'b11111101;
3'd2: OUT = 8'b11111011;
3'd3: OUT = 8'b11110111;
3'd4: OUT = 8'b11101111;
3'd5: OUT = 8'b11011111;
3'd6: OUT = 8'b10111111;
3'd7: OUT = 8'b01111111;
endcase
end
endmodule
вот такая ошибка
Error (293007): Current module quartus_asm ended unexpectedly
В чем проблема?
Что значит модуль кончился?
