МАРСОХОД

Open Source Hardware Project

Добро пожаловать, Гость
Логин: Пароль: Запомнить меня
  • Страница:
  • 1

ТЕМА: VHDL VERILOG

VHDL VERILOG 5 года 1 мес. назад #1964

  • Ruslansh
  • Ruslansh аватар Автор темы
  • Не в сети
  • Захожу иногда
  • Захожу иногда
  • Сообщений: 45
  • Спасибо получено: 0
Приветствую, не получается создать символ из кода VHDL выдает ошибку - Error (10481): VHDL Use Clause error at mmc1.vhd(111): design library "work" does not contain primary unit "fsm"
Error: Quartus II Create Symbol File was unsuccessful. 1 error, 0 warnings
Error: Peak virtual memory: 219 megabytes
Error: Processing ended: Sat Sep 28 21:56:26 2013
Error: Elapsed time: 00:00:01
Error: Total CPU time (on all processors): 00:00:01

С этим кодом я уже работал и все работало - только не помню, то ли его конвертировал в верилог, то ли просто символ создал и все.

спасибо за помощь.

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

  • Страница:
  • 1
Время создания страницы: 0.101 секунд

facebook  GitHub  YouTube  Twitter