ТЕМА: VHDL VERILOG

Приветствую, не получается создать символ из кода VHDL выдает ошибку - Error (10481): VHDL Use Clause error at mmc1.vhd(111): design library "work" does not contain primary unit "fsm"
Error: Quartus II Create Symbol File was unsuccessful. 1 error, 0 warnings
Error: Peak virtual memory: 219 megabytes
Error: Processing ended: Sat Sep 28 21:56:26 2013
Error: Elapsed time: 00:00:01
Error: Total CPU time (on all processors): 00:00:01

С этим кодом я уже работал и все работало - только не помню, то ли его конвертировал в верилог, то ли просто символ создал и все.

спасибо за помощь.