ТЕМА:

При установке компонента LPM_DFF" строка "Launch MegaWizard Plug-In" не активна " (серенькая)
С другими компонентами вроде все нормально

Да, есть такое дело! ::angry:

Иногда перестает делать автоинкремент именам устанавливаемых компонентов, таким образом
получаются компоненты с одинаковыми именами и проект не компилируется. В какой именно момент
это происходит еще не понял. Лечится закрытием квартуса и запуском заново.

Ошибка в графическом изображении мегафункции "LPM_COUNTER" вместо "sclr" написано "ssclr" одна "s" лишняя.
Можно исправить самому или скопировать в директорию \quartus\libraries\megafanctions\arithmetic\ приаттаченный файл.
Я у себя уже исправил.

У меня непонятки с Quartus 10.0. Создаю проект, пишу программу в верилоги, начинаю компилировать, а тут вылезает ошибка:
Error: Top-level design entity "my_module" is undefined
Я так понимаю нужно просто выбрать проект главным, захожу в project и нажимаю set as top-level entity. Но ошибка не уходит.
В чем может быть проблема???
Заранее благодарю!!!

Были похожие проблемы. Боролся следующим образом...закрывал и открывал проект заново. Иногда перезапуск квартуса помогал...вообщем разные манипуляции...

Kipling пишет: У меня непонятки с Quartus 10.0. Создаю проект, пишу программу в верилоги, начинаю компилировать, а тут вылезает ошибка:
Error: Top-level design entity "my_module" is undefined
Я так понимаю нужно просто выбрать проект главным, захожу в project и нажимаю set as top-level entity. Но ошибка не уходит.
В чем может быть проблема???
Заранее благодарю!!!

Top-level module надо определить. В списке файлов проекта правой клавишей мыши на основном модуле verilog-а и сделать его top-level.

Kipling пишет: У меня непонятки с Quartus 10.0. Создаю проект, пишу программу в верилоги, начинаю компилировать, а тут вылезает ошибка:
Error: Top-level design entity "my_module" is undefined
Я так понимаю нужно просто выбрать проект главным, захожу в project и нажимаю set as top-level entity. Но ошибка не уходит.
В чем может быть проблема???
Заранее благодарю!!!

попробуйте назвать verilog файл по имени вашего top модуля verilog в этом файле (возможно они разные?) после этого сделать set as top-level entity.

Николай прав, в файле проекта топ модуль должен иметь тоже имя что и файл его содержащий. Скорее всего в этом и кроется неприятность.

Столкнулся с такой проблемой. Схему сначал моделировал в MicroCap 9, получил такой результат:

первый сигнал это то что подаеттся на схемку, а второй то что на выходе, почти ШИМ, по каждому импульсу пришедшему длина импульсасокращается. То же сделал в квартусе, получил такой результат:

, здесь на выходе наблюдается неопределенное состояние, хотя МикроКап нормально отрабатывает такой сигнал, Это все получается из-за неопределенности состояний RS триггеров, схема их включения такова:

, здесь триггер собран на "И", вход R и неQ закорочены, что бы вход R не болтался в воздухе, вот и имею потом на выходе неопределенное состсояние, хотя на вход S первоначально подается логический ноль с выхода дешифратора, там где выходной сигнал идет как неопределенный (ХХХХХ), там должен быть логический нолик, если данный проект зашить в платку, то она будет работать так как следует (как промоделировано в МикроКапе) или же выдаст что получиться в моменты неопределенности, можно ли как то решить такую проблему?