ТЕМА:

Альтера рекомендует синхронный дизайн, подразумевая работу по фронту или спаду тактового сигнала, с использование уже имеющихся D-триггеров. В принципе из имеющегося D-триггера можно сделать любой необходимый.

А можно более подробную схемку?

А вот такой синхронный RS не подойдет?

digitalinvitro пишет: А вот такой синхронный RS не подойдет?

module tst(output reg q, input d,s,r,c);
   always@(posedge c)begin
      if(r) q <= 0;
      else if(s) q <= 1;
      else q <= d;
   end
endmodule

Это конечно правильно, но все-таки хорошо бы узнать постанвку задачи (или конечную цель).

.

Схемка вот такая, точнее ее часть:




и ее моделирование в квартусе:



C:\fakepath\123.jpg



На входе in1 идет сигнал основной, на второй вход подается тот же сигнал но с небольшой задержкой. По срезу сигнала in1 начинает считать счетчик и подает импульцы на дешифратор, который в нужной последовательности в инверсии подает импульсы на Модуль3, это тот самый триггер, который "сомневается" в правильности работы. Модуль 1 и модуль 2 представляют из себя ключи с такой таблицей истинности:

вход1 | вход2 | выход
1 | 0 | 1
0 | 0 | 1
0 | 1 | 0
1 | 1 | 1

т.е. когда на разрешающем входе "0", на выходе всегда "1", если на разрешающем входе "1", то на выходе то что на первом входе.

Дешифратор нужен для того что бы в определенные моменты включался или отколючался сигнал который идет с входа in2, (таких входов мб не ограниченное количество). Триггер запоминает тот момент когда пришел сигнал с дешифратора и больше выход модуля 2 не меняется. как видно на рисунке выше, перваночально триггер имеет неопределенное состояний. на выходе out видно что начиная с третьего импульса, входной сигнал с ножки in1 по фронту имеет некоторую задержку, то что и нужно. В целом: in1, модуль2 и модуль3 вместе повторяются до 7 раз, что бы задействовать все ножки дешифратора. и в итоге импульс входной будет уменьшен до:

[attachment:3]C:\fakepath\77.png[/attachment]

вот то что мне надо и как я этого пытаюсь добится и то с чем я столкнулся

Пришлите ваши схемки мне на почту u@marsohod.org.
Похоже какие-то проблемы с форумом, нужно разбираться.

правильно ли работает триггер, у которого инверсные входы, при подаче ноликов на вход должен по идее происходить запретное состояние, а он срабатывает? как такое может быть?

C:\fakepath\схема.png

C:\fakepath\диагр.png

У вас все совершенно правильно нарисовано - это классический "RS" - триггер.
Но, по вашей-же картинке видно , что если на верхнем входе верхнего елемента "AND" - "0",
то на его выходе "0", а после инвертора "1" и ничего другого быть не может.
Абсолютно тоже самое с нижним входом нижнего элемента. Т.о. если на входах оба "0",
то на выходах обе "1" и никак иначе.
В случае- же если одновременно снять обе единицы, то из-за обратных связей триггер перейдет в
одно из двух устойчивых состояний "01" или "10", причем, в реальной жизни, из-за не абсолютной симметрии
обратных связей не обязательно в то, которое отображает квартус.

как быть когда при компиляции в 9 квартусе не создается файлик *.pof? после компиляции никаких ошибок не выдает