ТЕМА: PLL с двумя входами. Правильный TimeQuest?

PLL с двумя входами. Правильный TimeQuest? 8 года 6 мес. назад #5864

trancer1019
Автор темы
Не в сети
Новый участник
Сообщений: 4
Спасибо получено: 0

Здравствуйте. Пытаюсь провести временной анализ PLL с двумя входам частоты.

По какой то причине причине при добавлении второго входа pll - временной анализ TimeQuest выдает ошибку даже на 30 МГц
При том что если у PLL использовать только один вход - временной анализ TimeQuest удовлетворяется на частоте 350 МГц

SDC для TimeQuest:

derive_pll_clocks
derive_clock_uncertainty
create_clock -period 50MHz -name {clk} [get_ports {clk}]
create_clock -period 50MHz -name {clk2} [get_ports {clk2}]
set_clock_groups -exclusive -group {clk} -group {clk2}
set_false_path -from [get_clocks {PLL_2x50_XX|altpll_component|auto_generated|pll1|clk[0]}] -to [get_ports {led}]

Verilog: ( код простейший)

module main(
	clk, clk2, led
);


	//-входы выходы
	input clk, clk2;
	output reg led; 
	
	wire clk_XX;
	
	//-СЧЕТЧИК 32 бит. Старший бит - выход светодиода
	reg [31:0] cnt;
	always @(posedge clk_XX) begin
		cnt <= cnt + 1'b1;
		led <= cnt[31];
	end
	
	//-PLL два входа по 50 МГц
	pll PLL_2x50_XX (
		.inclk0(clk),
		.inclk1(clk2),
		.c0(clk_XX)
	);
	
	
endmodule

Вложения: