ТЕМА: Serial Flash Loader

Попробовал сделать описанное в статье Сериалфлэшлоадер . Вывалилась такая ошибка:
Error: clock port of atom "\GEN_ASMI_TYPE_0:asmi_inst" is disconnected or is connected to VCC or GND, but must be connected to legal clock pin or logic cell
Для чего вообще подкладывать в проект данную мегафункцию, если образ SFL всё равно добавляется в *.jic файл при его создании?

Nick83 пишет: образ SFL всё равно добавляется в *.jic файл при его создании?

Счего вы это взяли? Как вообще что-то добавить в проект после его компиляции?
А с ошибкой нужно разбираться. Что за проект? Какой квартус?
Повторяется ли эта ошибка если в проекте оставить только SFL?

umarsohod пишет: Счего вы это взяли?

До нынешнего момента операцию, описанную в статье (и апноуте 370) не проделывал. Просто компилировал проект, создавал из *.sof -а *.jic после чего указывал на него из вкладки программирования и прошивал. При подобном(впрочем, как и по AN370) способе напротив названия кристалла плис появляется надпись "Factory default SFL image" из чего я сделал вывод, что загрузчик создаётся всегда при создании *.jic -а, т.к. является его неотъемлемой частью. Кстати, по поводу этого самого "Factory default SFL image" было найдено вот такое мнение (в п.4) которое ещё больше сбило с толку.

umarsohod пишет: А с ошибкой нужно разбираться.

Ещё наблюдения. Если в свойствах элемента снять галочку с пункта "Share ASMI interface with your designe", то проект при компиляции значительно превышает по объёму возможности используемой плис:
Error: Design contains 14343 blocks of type logic cell. However, device contains only 5980.
если подключить к оставшемуся выводу элемента (noe_in) лог.0, и убрать оставшуюся галочку "Use enhanced mode SFL",то проект успешно компилируется, пусть и с увеличенным количеством LE (примерно на 800), по сравнению с проектом без этого элемента. Проект, свободный от этого элемента, занимает 1640 LE.

umarsohod пишет: Что за проект? Какой квартус?

Что именно интересует касаемо проекта? Камень EP1C6, флешка EPCS16, квартус 9.1

umarsohod пишет: Повторяется ли эта ошибка если в проекте оставить только SFL?

Повторяется.

Nick83 пишет: Камень EP1C6.

К сожалению у нас нет ни одной платки с таким чипом, поэтому повторить эксперимент я не могу :(
Попробуйте откомпилировать под другой чип, например, под CycloneIII.

А для чего нужна платка с таким камнем, ежели проблема на данный момент не выходит за пределы софта? Попробовал компильнуть пустой проект, содержащий только SFL под EP3C25. Всё прошло успешно, не считая некоторого количества предупреждений и занятых ресурсов в количестве 452 ЛЭ.
Но мне мне всё равно не ясен смысл данного действа (в смысле добавления в проект) если и без него загружается в EPCS, а стало быть загрузчик присутствует, но я его явно не создавал. Хотелось бы разобраться.

Nick83 пишет: Кстати, по поводу этого самого "Factory default SFL image" было найдено вот такое мнение (в п.4) которое ещё больше сбило с толку.

Спасибо, очень интересная информация, я этого не знал.
Теперь по теме. Дело в том, что в чипе непосредственной связи между "JTAG" и "ASMI" нет и кроме того данные из одного интерфейса в другой нужно конвертировать.
Для этого можно использовать альтеровскую мегафункцию(SFL), или даже написать свою. Только после загрузки проекта с этой мегафункцией, появляется доступ к флэшке.
Насколько я понял из вашей ссылки, "Factory default SFL image" означает что программатор в чип сначала грузит свой проект, который содержит только SFL, а зетем
через него уже перешивает флэш. Чем это чревато, описано в том-же п.4

Нашел квартус 9.0 Создал визардом SFL , Никаких галочек нигде не ставил, запустил визард и в первом-же окне нажал "финиш",
Единственный вход никуда не подключал. Откомпилировалось без ошибок. SFL Занял в проекте около 440 ле, и 12366 бит озу.
Только создавать компонент нужно именно для конкретного чипа, у меня созданный для второго циклона к первому не подошел.

Разумеется компонент создавался под конкретный чип, который указывался для перестраховки вручную при создании.
Выдумали такой вариант прошивки. Под конкретные чипы сделали проекты, содержащие только компонент SFL. Полученные sof-ы зашиваем во все плис. Плюс в том, что в этом случае при автоопределении в окне программатора, помимо самих плис появляются EPCS. Таким образом осуществляется небольшой контроль правильности монтажа. А потом уже флешку заливаем.