ТЕМА: задержки клоков

Нужно обеспечить одинаковые задержки клока, который генерируется PLL, до двух точек схемы (входов D триггеров). Как это сделать с помощью SDC? команды set_max_delay и set_net_delay не подходят - они работают только для внешних пинов, а у меня все происходит внутри ПЛИС.

Лучшую "одинаковость" распространения клока по кристалу чем обеспечивает клоковое дерево реализовать в принципе нельзя.
Вы бы объяснили, для чего вам это нужно.

задача состоит в следующем. Надо сгенерировать два меандра с одинаковой частотой и регулируемой задержкой между ними. Частота лежит в диапазоне от 1 до 10 МГц и тоже регулируется. Частота генерируется в блоке prrgen . Грубое смещение (пропорционально числу клоков) для каждого из меандров происходит в блоках delay. Далее идет точное смещение с шагом 100 пс. Для этого в PLL получены клоки с частотой 200 МГц, которые путем ее реконфигурации смещаются друг относительно друга по фазе. На этих клоках(hf_clk1 и hf_clk2) происходит точное смещение с помощью D- триггеров. hf_clk1 задерживается относительно hf_clk2. Триггеры inst14 и inst16 на клоке hf_clk2 сделаны для выравнивания фронтов импульсов.
Проблема. Из за задержек как клоков так и сигналов между inst14 и inst2 и между inst16 и inst13 смещение идет с перескоком. Т.е. при увеличении ее с 500 на 600 пс происходило не увеличение задержки второго меандра на 100 пс, а смещение вперед на 4900 пс. С этим жить можно, подстраивая грубую задержку, но хотелось бы сделать более эстетично.