МАРСОХОД

Open Source Hardware Project

Добро пожаловать, Гость
Логин: Пароль: Запомнить меня
  • Страница:
  • 1

ТЕМА: Загруженность чипа

Загруженность чипа 6 года 11 мес. назад #620

  • Dog
  • Dog аватар Автор темы
  • Не в сети
  • Захожу иногда
  • Захожу иногда
  • Сообщений: 46
  • Спасибо получено: 1
Вопрос: есть ли разница в том, что бы проект, который мы заливаем в ПЛИС написанный на Verilog или собранный в виде схемы, занимал разное количество памяти? например собрать схему, этот файл конвертировать в язык verilog, будет ли здесь выигрышь?
есть ли возможность оптимизации созданного проекта в квартусе?

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Загруженность чипа 6 года 11 мес. назад #621

Dog пишет: Вопрос: есть ли разница в том, что бы проект, который мы заливаем в ПЛИС написанный на Verilog или собранный в виде схемы, занимал разное количество памяти? например собрать схему, этот файл конвертировать в язык verilog, будет ли здесь выигрышь?
есть ли возможность оптимизации созданного проекта в квартусе?


1. Переводить проект с одного языка на другой не имеет смысла. Как правило, одинаковая функциональность
синтезируется в одну и туже RTL - реализацию.
Пишите на том языке который вы лучше понимаете.
2. Фитер имеет несколько опций по размещению логики в чипе, например по скорости.
Но для маленького чипа ( типа EPM240 ) разница в количестве елементов будет мизерной .

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

  • Страница:
  • 1
Время создания страницы: 0.207 секунд

facebook  GitHub  YouTube  Twitter
Вы здесь: Начало Forum Наш форум Обсуждаем Altera Quartus II Загруженность чипа