ТЕМА: Загруженность чипа

Вопрос: есть ли разница в том, что бы проект, который мы заливаем в ПЛИС написанный на Verilog или собранный в виде схемы, занимал разное количество памяти? например собрать схему, этот файл конвертировать в язык verilog, будет ли здесь выигрышь?
есть ли возможность оптимизации созданного проекта в квартусе?

Dog пишет: Вопрос: есть ли разница в том, что бы проект, который мы заливаем в ПЛИС написанный на Verilog или собранный в виде схемы, занимал разное количество памяти? например собрать схему, этот файл конвертировать в язык verilog, будет ли здесь выигрышь?
есть ли возможность оптимизации созданного проекта в квартусе?

1. Переводить проект с одного языка на другой не имеет смысла. Как правило, одинаковая функциональность
синтезируется в одну и туже RTL - реализацию.
Пишите на том языке который вы лучше понимаете.
2. Фитер имеет несколько опций по размещению логики в чипе, например по скорости.
Но для маленького чипа ( типа EPM240 ) разница в количестве елементов будет мизерной .