-
MichaelTLT
-
Автор темы
-
Не в сети
-
Новый участник
-
-
Сообщений: 12
-
Спасибо получено: 0
-
-
|
Здравствуйте!
В "Почти пустом проекте" есть модуль counter, основанный на Quartus-овском модуле lpm_counter. Вот он, с небольшими изменениями:
`timescale 1 ps / 1 ps
module counter (
clock,
q);
input clock;
output [31:0] q;
wire [31:0] sub_wire0;
wire [31:0] q = sub_wire0[31:0];
lpm_counter lpm_counter_component (
.clk_en (1'b1),
.aclr (1'b0),
.clock (clock),
.q (sub_wire0),
.aload (1'b0),
.aset (1'b0),
.cin (1'b1),
.cnt_en (1'b1),
.cout (),
.data ({32{1'b0}}),
.eq (),
.sclr (1'b0),
.sload (1'b0),
.sset (1'b0),
.updown (1'b1));
defparam
lpm_counter_component.lpm_direction = "UP",
lpm_counter_component.lpm_port_updown = "PORT_UNUSED",
lpm_counter_component.lpm_type = "LPM_COUNTER",
lpm_counter_component.lpm_width = 32;
endmodule
Можно ли сделать для него тестбенч и промоделировать его в Icarus-verilog? Потому что последний ничего не знает о том, что такое lpm_counter и надо ему как-то об этом сказать, но я пока не знаю как. (
|
Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.
|
Время создания страницы: 0.091 секунд