ТЕМА: Использование Quartus

На прошлой неделе заказал марсоход. Использовать планируется для личных хозяйственных целей )))
Наконец-то сегодня дошли руки что бы пощупать САПР. Накопились кое-какие вопросы и хотелось бы узнать мнение других участников форума.

Учитываем 2 факта:
- я несколько лет работаю с САПР от Xilinx;
- я вообще полный ноль в Altera, но очень хочу познакомиться.

Час-полтора потребовался что бы поднять на виртуалке Quartus 11 и Modelsim 6.6 и заставить их "бесперебойно работать" =)
После этого я бодренько полез в раздел с пошаговыми инструкциями. Пользуюсь я обычно VHDL и пришлось даже вспоминать синтаксис Verilog, от которого я в свое время отказался. Но это ерунда.
Первый проект (кнопочки и лампочки) я выполнил быстро.
Потом взялся за второй проект. Прочитал что требуется от этого проета, на бумажке прикинул схему и решил сделать его в двух вариантах - чисто в схематике и чисто в коде, но в обоих случаях использовать однобитный сумматор как компонент. В схематике я поначалу потупил с полчаса, но потом все нарисовал, синтезировал и развел. Далее скопировал папку с проектом, переименовал ее и вознамерился удалить схему из схематика, сделать файл с описанием схемы на верилоге. Кабы знал я что это будут мощные грабли, об которые я буду спотыкаться до окончания дня. Дело в том, что после копирования проекта файлы и структура проекта ссылалась на первую, оригинальную папку. Поэтому как только я удалил схему из схематика в копии эта схема на самом деле снеслась из оригинала. Осознание этого факта наступило где-то через полчаса. Нарисовал все снова. Снова откопировал. Потом исправил все пути в файлах копии проекта. Один фиг - откуда-то топовый файл подсасывался из оригинальной папки! Потом я еще попытался поиграся с опцией "Copy Project", но как-то неудачно. В результате я просто сделал новые проекты, подтянув файлы со схемами. Но тут я спотыкнулся опять - припиновку все равно что ли делать приходится заново? Т.е. нет отдельного файла с припиновкой и временными ограничениями! В результате можно припиновку переносить из файла "qsf" проекта (директивы "set_location_assignment"), но не хотелось бы мешать все в куче - и настройки проекта и припиновку тут еще править...

Вопросы.
1. Я создал проект "test", отладил его, прошился - все работает. Теперь я хочу сделать другой проект на базе этого. Получается мне нужно скопировать куда-то в другое место этот "test", а на прежнем месте делать измененный проект, но с таким же названием "test"?
[В Xilinx ISE просто папку обзываешь по другому и ткрываешь проект из новой папки - предыдущий, даже если рядом лежит, никак не пострадает]

2. Припиновка к ПЛИСу. К примеру я один раз выполнил всю припиновку всех кнопочек, лампочек и прочих выводов. Потом я начинаю новый проект. Как перенести эту припиновку в новый проект - неужто заново набивать?
[В Xilinx есть файлик UCF, который я просто подтягиваю, подключая к новому проекту]

NtX пишет: 1. Я создал проект "test", отладил его, прошился - все работает. Теперь я хочу сделать другой проект на базе этого. Получается мне нужно скопировать куда-то в другое место этот "test", а на прежнем месте делать измененный проект, но с таким же названием "test"?
[В Xilinx ISE просто папку обзываешь по другому и ткрываешь проект из новой папки - предыдущий, даже если рядом лежит, никак не пострадает]

Это проблема назначения "TopLevel" проекта. Создайте заранее два типа проектов, один с "TopLevel" в графике, а другой на верилоге, а затем уже копируйте
именно тот, что нужен. Для переноса назначений в "Assignments" есть "Import/Export"

Я хочу унифицировать на будущее.
Если сделать следующее. Создать три проекта: схематик, VHDL, Verilog. Проекты назвать соответственно proj_sch, proj_vh, proj_v. Тогда я получу три разных папки, в которых топовыми будут три соответствующих файла - proj_sch, proj_vh, proj_v ибо название топового модуля обязательно должно совпадать с названием проекта (поправьте, если я не прав). Проекты сответственно настроить заранее - припиновать, настроить, прописать какие-то портовые конструкции (для vhdl актуально). Тогда у меня получится три настроенных стартовых проекта.

Вопрос.
Вот нужно мне сделать из марсохода луноход. Мне надо создать папку lunohod и скопировать туда содержимое из proj_sch, что бы потом начать творить. Какие-то грабли меня ожидают при таком подходе?

100% гарантировать не могу, но сам всегда так делал.

В Quartus есть ли какое-то понятие типа очистки проекта? Т.е. я скомпилировал проект, создалась куча файлов - есть ли опция, которая бы удалила все результаты (промежуточные и конечные) синтеза и разводки, что бы скомпилировать проект заново "начисто"?

Насчет "очистки проекта" ничего не могу сказать , а промежуточные результаты лежат в каталоге "DB" - его можно удалять смело.

А "incremental_db" тоже удалять можно безболезненно? Это видимо что-то получающееся после перекомпиляции.

Скорее всего - тоже

Хе-хе. Интересная штука приключилась.
В Assigment Editor есть опция "Weak Pull-up resistor" с позициями On/Off. Т.е. если ножка болтается в воздухе должна ли она притягиваться к уровню лог. единицы. Опытным путем установлено, что она либо притягивается, либо выход висит в Z состоянии. А если мне не надо притягивать к лог. единице, а надо к лог. нулю? Опции "Weak Pull-down resistor" или что-то подобное этому не нашел! Правда что ли нету или хитрость есть? :)

UPD
Просек фишку - все дело в MAXII.
Жаль, неудобно...

Не только в MAXII, и в циклонах тоже нет. :(