ТЕМА: один источник клока на два разных чипа использующих PLL и их взаимодействие

используется общий клок 19.44 который подается на два чипа VSC8115 и cyclone 4й.
С чипа VSC8115 для стм1 уходят данные+клок на 155мхз, которые циклон подхватывает, разбирает, в общем снимает синхронизацию.
для снятия стм4 уходить будет частота в 4 раза больше, ее циклон уже не примет, а вот данные принять может, в режиме LVDS.
В соответствии с даташитом VSC8115 он подстраивает выходящие данные кратно входящему клоку 19.44мхз, этот же клок принимает фпга и на основе айпи кор для лвдс пытается снимать данные\синхронизацию. И все бы ничего, только постоянно идет потеря синхронизации, причем сравнивая полученые данные по клоку для стм1 и полученные на основе плл от 19.44 (+фазовый сдвиг) видно что постоянно идет сдвиг и захват лишних бит, в режиме LVDS.

В соотвествии со статьей, marsohod.org/projects/plata1/173-phframe2
это более чем нормальный сценарий когда данные укладываются внутри клока, там также принимающая сторона использует PLL чтобы принять данные.

но есть отличие той стать и моего случая, в моем случае 19.44 идут не с фпга, они являются общими\входящими для стм чипа и для фпга. Те плл используется и на стороне стм чипа и на фпга, результат передачи данных этих 2х плл приводит к постоянному сдвигу частоты - те ловятся лишние битики которые реально не передавались и потом опять идут ожидаемые биты (еще раз уточню, что на фпга принимающей данные, установлен сдвиг фаз).

кто-что по этому поводу думает?

С ходу не смог найти даташит на VSC8115. если можно, выложите пожалуйста.
Циклон 622bps принять может, но только в режиме DDR.

кстати речь про EP4CGX50 такой то циклончик с 6-кой и 484 бга, в состоянии принять 840мегабит, даже самый дохлый может 640, у меня там планируется 155мхз стм1 * 4 = 620мхз для стм4, те проходим вполне. трансиверы под 3.125мхз чтоб 10ж поднять по xaui (кстати работают).

по сути, для стм1 у меня все работает, но по клоку+данным идущих с стм чипа. но хочется стм4, для этого надо lvds с которым и на стм1 работать не хочет.

есть подозрения, что 19.44мхз сначала надо пустить на фпга. Там пропустить через плл фпга, типа нормализовать и потом выдать наружу на стм чип, но с другой стороны, все это крайне сильно не стыкуется с моими представлениями работы плл. Выше описаная схема имела бы эффект для константного сдвига фаз, но не на то что данные сдвигаются по частоте причем постоянно, и в особенности для умножения клока на 8, чтобы получить 155мхз для стм1 хотя бы, первый и крайний клоки должны генериться такими в плл, чтобы быть кратными текущим 19.44. Да и пусть фаза гуляет, но не частота.

даташит на VSC8115 во вложении

Ничего не могу сказать про "GX", но любой циклон даже с " 8-кой" обязан ваш поток принимать.
Только в качестве клока именно клок от VSC8115 а не входной 19.44.
Клок от VSC8115 нужно подать на PLL и поделить на 2, а его уже на DDR приемник.
Сначала сделайте это на маленькой скорости (155), если заработает , то можно пробовать на 622.
Если на 622 сразу не заработает, можно подвигать фазу на PLL.

вы или не читали что я написал или не думали что отвечали