ТЕМА: Проблема с проектом Ethernet

module eth(clk, reset, tx_p, tx_n);
	
	input clk, reset;
	output tx_p,tx_n;
	
	wire clk;
	
	reg [31:0]data_in = 32'b11011110101011011011111011101111;	
	
	wire begin_udp_data, beg_crc, oep, startbit;
	wire sync_period;
	wire data_crc;
	
	wire [16:0] n;			
	
	wire [7:0] udp_data; 
	wire [1:0] data_out;
	
	wire xordata;	

	assign startbit = (n[15:0] == 63);
	assign beg_crc = (n[15:0] < 544);
	assign oep = (n[15:0] < 576);
	assign begin_udp_data = (n[15:0] < 400);	
	
	assign data_out[1] = (begin_udp_data) ? udp_data[n[2:0]] : data_in[n[4:0]];
	assign data_out[0] = ~data_crc;	
	assign xordata = data_out[beg_crc] ^ clk;
	
	assign tx_p = sync_period | (n[16] & xordata & oep);
	assign tx_n = ~xordata & n[16] & oep;
	
	lpm_counter0 cntr(.clock(clk), .q(n), .cout(sync_period));
	c64x8 udp_hd(.q(udp_data), .a(n[8:3]));
	crc32_d1 crc(.data(data_out[1]), .enable(beg_crc), .shift(~beg_crc), .sync_rst(startbit), .crc_out(data_crc), .clk(clk)); 	
	
endmodule