Добро пожаловать, Гость
Логин: Пароль: Запомнить меня
  • Страница:
  • 1

ТЕМА: Счётчик с синхронным сбросом и входом разрешения

Счётчик с синхронным сбросом и входом разрешения 7 года 1 нед. назад #7492

  • YarPv14
  • YarPv14 аватар Автор темы
  • Не в сети
  • Новый участник
  • Новый участник
  • Сообщений: 7
  • Спасибо получено: 0
Здравствуйте!
Хотел бы узнать насколько надёжна в плане правильности компиляции такая конструкция:
always @(posedge clock)
begin
 if (reset)
 begin
  counter <= 16'd0;
 end
 else
 begin
  if (enable_counter)
  begin
   counter <= counter + 0b1;
  end
 end 
end

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Счётчик с синхронным сбросом и входом разрешения 7 года 1 нед. назад #7493

Синтаксическая ошибка "0b1", а в остальном, ничего криминального.
Примеры счетчиков есть здесь - marsohod.org/verilog/158-verilogpictcnt

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

  • Страница:
  • 1
Время создания страницы: 0.092 секунд
Работает на Kunena форум