-
Leka
-
-
Не в сети
-
Живу я здесь
-
-
Сообщений: 635
-
Спасибо получено: 54
-
-
|
Verilog vs VHDL ? Verilog проще, можно писать на уровне примитивов, см Альтеровский формат *.vo (для симуляции). Если не использовать мегафункции/блоки памяти, pll, dsp, то нужны всего 2 вида очень простых примитивов - ЛУТ и триггер. Можно даже синтезировать, но результат будет хуже, чем при синтезе из высокоуровневого описания.
|
Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.
|
Время создания страницы: 0.193 секунд