ТЕМА: логиеские операции

В теме "Verilog в картинках. Выделение момента изменения сигналов." marsohod.org/verilog/157-verilogedges идет описание устройства выделяющего фронт и срез входного сигнала относительно длительности периода сигнала синхронзации. Пробовал создавать такой проектик на простых элементах (dff и конъюнкторе).при симуляции проекта выходной сигнал ведет себя полностью не адекватно, либо то же что на входе, либо же логический ноль. выдает одну ошибку: Warning: Found clock-sensitive change during active clock edge at time 3.0 ms on register "|11|inst". Что может быть не так? Мб, что то в самом проекте не так? делал в 9 квартусе, в нем же симулировал.во вложенном файле проект в котором стоит дизъюнктор, на выходе должно быть удлинение входного сигнала на один синхроимпульс.

проблемка решена, схема работала верно, при моделировании во вкладочке сеттингс необходимо было указать не функциональное моделирование, а с задержками в чипе.