МАРСОХОД

Open Source Hardware Project

Добро пожаловать, Гость
Логин: Пароль: Запомнить меня
  • Страница:
  • 1

ТЕМА: VHDL2Verilog

VHDL2Verilog 6 года 3 мес. назад #1152

  • alexx188
  • alexx188 аватар Автор темы
  • Не в сети
  • Новый участник
  • Новый участник
  • Сообщений: 17
  • Спасибо получено: 1
Здравствуйте, хочу перевсти код с VHDL на Verilog

Код VHDL
process(clk, Q)
	begin
		if (clk'event and clk = '1') then
			if (ena = '1') then
				delay_pipe(0) <= Q;
				for n in 1 to PipeLength -1 loop
					delay_pipe(n) <= delay_pipe(n -1);
				end loop;
			end if;
		end if;
	end process;
	dQ <= delay_pipe(PipeLength -1);

мой код на Verilog
always	@(posedge clk) begin
	if (ena) begin
		delay_pipe[0] <= Q;	
		for (n = 1; n < PipeLength; n = n + 1)
      			delay_pipe[n] <= delay_pipe[n - 1];
  	end
end
assign	dQ = delay_pipe[PipeLength - 1];

RTLView VHDL

RTLView Verilog


можно заметить, что появляется мультиплексор в конце конвеера.
Вопрос: как от него избавиться? Хотя он роли и не играет, но все-таки интересно.

Заранее всем спасибо.
Вложения:

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

  • Страница:
  • 1
Время создания страницы: 0.605 секунд

facebook  GitHub  YouTube  Twitter