Добро пожаловать, Гость
Логин: Пароль: Запомнить меня
Забыли пароль? Забыли логин? Регистрация
Forum
Наш форум
Языки программирования
Verilog тестбенч
  • Страница:
  • 1

ТЕМА: Verilog тестбенч

Verilog тестбенч 10 года 10 мес. назад #2601

  • Wonk
  • Wonk аватар Автор темы
  • Не в сети
  • Захожу иногда
  • Захожу иногда
  • Сообщений: 65
  • Спасибо получено: 2
Возможно ли написать тестбенч на Verilog для графической схемы?

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Verilog тестбенч 10 года 10 мес. назад #2602

Тестбенч можно написать для всего. Только не понятен вопрос - что именно подразумевается под графической системой.

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Verilog тестбенч 10 года 10 мес. назад #2603

  • Wonk
  • Wonk аватар Автор темы
  • Не в сети
  • Захожу иногда
  • Захожу иногда
  • Сообщений: 65
  • Спасибо получено: 2
Я имел ввиду schematic file

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Verilog тестбенч 10 года 8 мес. назад #2694

test bench нужен для формирование начальных сигналов. И уже последующих. Предполагаю что на данный вопрос ответ нет :))

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.
  • Страница:
  • 1
Forum
Наш форум
Языки программирования
Verilog тестбенч
Время создания страницы: 0.119 секунд
Работает на Kunena форум