никогда не рисую графические схемы, все пишу от руки, по этому мне сложно сказать что там не так, но выскажу некоторые мысли:
1. каждая схема на плисине работает на какой то критической (максимальной частоте), выше которой, сигнал не будет успевать передаваться и будет полная чепуха.
2. данная частота зависит от сложности логической схемы и самого чипа. Для вашего чипа EPM3256A из даташита макс частота 126.6 Mhz. (в даташитах приводят макс частоту на которой будет работать плисина при суммировании одного 16 битного регистра), те реальная скорей всего будет меньше.
3. Использование кол-ва логических элементов на плисине (каких именно и их положения), определяется в момент синтеза, оно может быть удачным, а может и не очень, зависит от кучи параметров. К примеру, ножки на плисине не равноправны, есть волшебные ножки предназначенные только для клока, по ним частота распространяется шустрей и экономятся логические элементы. Также, обязательно нужно указать в проекте требования к макс частоте распространения сигнала, данная настройка происходит в Assignments -> TimeQuest&Timing Analyzer. Это позволит более оптимально расположить логические элементы и поднять рабочую частоту, также в репорте он напишет макс частоту для данной схемы+чипа.
4. Проанализировать все-все-все на одном клоке нельзя, по этому в архитектуре плис, как правило, программист создает некий конвеер, часть на этом клоке проанализируется, часть на другом.... ну это конечно для сложных схем.