МАРСОХОД

Open Source Hardware Project

Добро пожаловать, Гость
Логин: Пароль: Запомнить меня
  • Страница:
  • 1

ТЕМА: Неправильно Симулируется Проект В Quartus

Неправильно Симулируется Проект В Quartus 3 года 9 мес. назад #2971

  • Gibiri
  • Gibiri аватар Автор темы
  • Не в сети
  • Новый участник
  • Новый участник
  • Сообщений: 2
  • Спасибо получено: 0
Скопировал этот код отсюда :

module <a href="verilog">Verilog</a> (
input wire reset,
input wire clock,
input wire [3:0]in,
input wire load,
output reg [3:0]cnt
);
parameter MODULE = 6;
always @(posedge clock or posedge reset)
begin
if(reset)
cnt <= 4'b0000;
else
begin
if(load)
cnt <= in;
else
if(cnt+1==MODULE)
     cnt <= 4'b0000;
else
     cnt <= cnt + 1'b1;
end
end
endmodule

Но при симуляции получается вот это:



project - http://dropmefiles.com/0o0VL

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Последнее редактирование: от Gibiri.

Re: Неправильно Симулируется Проект В Quartus 3 года 9 мес. назад #2974

Вроде ошибок в коде нет. Странный какой-то симулятор. Может быть в нём дело? Попробуйте Icarus Verilog

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Re: Неправильно Симулируется Проект В Quartus 3 года 9 мес. назад #2980

  • Gibiri
  • Gibiri аватар Автор темы
  • Не в сети
  • Новый участник
  • Новый участник
  • Сообщений: 2
  • Спасибо получено: 0
Создал проект заново, заработало)

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

  • Страница:
  • 1
Время создания страницы: 0.146 секунд

facebook  GitHub  YouTube  Twitter
Вы здесь: Начало Forum Наш форум Языки программирования Неправильно Симулируется Проект В Quartus