ТЕМА: Неправильно Симулируется Проект В Quartus

module <a href="verilog">Verilog</a> (
input wire reset,
input wire clock,
input wire [3:0]in,
input wire load,
output reg [3:0]cnt
);
parameter MODULE = 6;
always @(posedge clock or posedge reset)
begin
if(reset)
cnt <= 4'b0000;
else
begin
if(load)
cnt <= in;
else
if(cnt+1==MODULE)
     cnt <= 4'b0000;
else
     cnt <= cnt + 1'b1;
end
end
endmodule