МАРСОХОД

Open Source Hardware Project

Добро пожаловать, Гость
Логин: Пароль: Запомнить меня
  • Страница:
  • 1

ТЕМА: Синтезируемое подмножество SystemVerilog

Синтезируемое подмножество SystemVerilog 2 года 10 ч. назад #6677

  • Leka
  • Leka аватар Автор темы
  • Не в сети
  • Живу я здесь
  • Живу я здесь
  • Сообщений: 631
  • Спасибо получено: 51
Предлагаю выкладывать тут простые синтезируемые примеры SV.

(тут был неверный в общем случае код, удалил)

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Последнее редактирование: от Leka.

Синтезируемое подмножество SystemVerilog 1 год 11 мес. назад #6682

  • Leka
  • Leka аватар Автор темы
  • Не в сети
  • Живу я здесь
  • Живу я здесь
  • Сообщений: 631
  • Спасибо получено: 51
(тут был неверный в общем случае код, удалил)

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Последнее редактирование: от Leka.
  • Страница:
  • 1
Время создания страницы: 0.108 секунд

facebook  GitHub  YouTube  Twitter
Вы здесь: Начало Forum Наш форум Языки программирования Синтезируемое подмножество SystemVerilog