ТЕМА: Синтезируемое подмножество SystemVerilog

Синтезируемое подмножество SystemVerilog 7 года 10 мес. назад #6677

Leka Автор темы Не в сети Живу я здесь Сообщений: 635 Спасибо получено: 54	Предлагаю выкладывать тут простые синтезируемые примеры SV. (тут был неверный в общем случае код, удалил)
	Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе. Последнее редактирование: от Leka.

Leka Автор темы Не в сети Живу я здесь Сообщений: 635 Спасибо получено: 54	(тут был неверный в общем случае код, удалил)
	Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе. Последнее редактирование: от Leka.

Forum

Время создания страницы: 0.113 секунд