Добро пожаловать, Гость
Логин: Пароль: Запомнить меня
  • Страница:
  • 1

ТЕМА: Синтезируемое подмножество SystemVerilog

Синтезируемое подмножество SystemVerilog 3 года 7 мес. назад #6677

  • Leka
  • Leka аватар Автор темы
  • Не в сети
  • Живу я здесь
  • Живу я здесь
  • Сообщений: 635
  • Спасибо получено: 54
Предлагаю выкладывать тут простые синтезируемые примеры SV.

(тут был неверный в общем случае код, удалил)

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Последнее редактирование: от Leka.

Синтезируемое подмножество SystemVerilog 3 года 7 мес. назад #6682

  • Leka
  • Leka аватар Автор темы
  • Не в сети
  • Живу я здесь
  • Живу я здесь
  • Сообщений: 635
  • Спасибо получено: 54
(тут был неверный в общем случае код, удалил)

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Последнее редактирование: от Leka.
  • Страница:
  • 1
Время создания страницы: 0.200 секунд
Работает на Kunena форум