МАРСОХОД

Open Source Hardware Project

Добро пожаловать, Гость
Логин: Пароль: Запомнить меня
  • Страница:
  • 1

ТЕМА: Testbench

Testbench 7 года 4 мес. назад #432

  • Va1tra
  • Va1tra аватар Автор темы
  • Не в сети
  • Новый участник
  • Новый участник
  • Сообщений: 1
  • Спасибо получено: 0
Проблема такая. Есть inout порт, в модуле тестбенча присваиваю ему значение, а в сам проект поступает "U", а не то что присвоил.Покрайне мере на временной диаграмме показывается именно "U".
Пишу на VHDL, ISE 12.1.
Ето какая то пролема с ISE, или я что то не то делаю?

вот, для примера:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity testbench is
end entity;

architecture Beh of testbench is
constant CLK_PERIOD:time := 100 ns;
signal clk: std_logic:='0';
signal clk1: std_logic:='0';
signal new_clk: std_logic;
signal div_coef: std_logic_vector(2 downto 0) :="010";
signal eat: std_logic_vector(2 downto 0);
--top_module
component top_module is
port
(
clk: in std_logic;
clk1: inout std_logic;
div_coef: in std_logic_vector(2 downto 0);
new_clk: out std_logic;
eat: out std_logic_vector(2 downto 0)
);
end component top_module;

begin
clk <= not clk after CLK_PERIOD/2;

stim_proc:process
begin
wait for 200 ns;
clk1<='1';
wait for 1000 ns;
report "Test Finished."
severity failure;
end process;

top_module_inst: top_module port map(clk,clk1,div_coef,new_clk,eat);
end Beh;

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Последнее редактирование: от Va1tra.
  • Страница:
  • 1
Время создания страницы: 0.116 секунд

facebook  GitHub  YouTube  Twitter