МАРСОХОД

Open Source Hardware Project

Добро пожаловать, Гость
Логин: Пароль: Запомнить меня
  • Страница:
  • 1

ТЕМА: Цикл for

Цикл for 1 год 5 мес. назад #7256

  • Bermud
  • Bermud аватар Автор темы
  • Не в сети
  • Новый участник
  • Новый участник
  • Сообщений: 7
  • Спасибо получено: 0
День добрый!
Подскажите в чём может быть проблема данной программы, а именно с циклом.

module Test (C);
reg [7:0] din [0:9];
reg [7:0] F [0:4];
output [3:0] W;
initial
begin
din[0]=1;
din[1]=2;
din[2]=1;
din[3]=3;
din[4]=5;
din[5]=8;
din[6]=4;
din[7]=6;
din[8]=7;
din[9]=9;
end
for (i=0;i<5;i=i+1)
assign F[0]=din>>din[i+1];
endmodule

После проверки на синтаксис выдаёт следующее сообщение.
Error (10170): Verilog HDL syntax error at Test.v(18) near text: "for"; expecting "endmodule".

Что за бред? Почему ожидается endmodule после цикла?
Прошу поясните ибо не понимаю.


Всё прошу прощение за вопрос нашёл косяк свой!

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Последнее редактирование: от Bermud. Причина: нашёл решение
  • Страница:
  • 1
Время создания страницы: 0.103 секунд

facebook  GitHub  YouTube  Twitter