Добро пожаловать, Гость
Логин: Пароль: Запомнить меня

ТЕМА:

Вопросы по языку Verilog 11 года 3 мес. назад #3456

Может кто нибудь подсказать? Я так понимаю, что можно объявлять несколько различных инстансов(instance) внутри одного модуля, а можно ли задавать инстансы с одинаковыми именами портов внутри различных модулей?(поясню вопрос: у меня есть модуль А в нем вызывается инстанс модуля В, а есть еще к примеру тестбенч, который так же вызывает инстанс модуля В, т.е. как это будет интерпретировать Quartus?)и могут ли полностью совпадать имена портов у модуля и вызываемого его инстанса?

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Вопросы по языку Verilog 11 года 3 мес. назад #3457

Имена портов у модуля и вызываемого инстанса совпадать могут. Записываться будет так ctrl_50mhz ctrl_50mhz_0(.*); Правда не ясно это подходит и для Verilog 2001 или только для SystemVerilog

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Вопросы по языку Verilog 10 года 10 мес. назад #4746

Пожалуйста подскажите по verilog-коду синхронных и асинхронных счётчиков в части счёта. Нашёл описание на заглавной странице, но там походу только синхронный сброс рассматривается. Хотел реализовать синхронный счётчик по положительному перепаду (наподобие асинхронного), но застрял с реализацией, поняв, что самостоятельно не осилю.
Если чего недопонял сильно не пинайте - я только учусь и самостоятельно изучаю.
Спасибо.
"Холодает" - подумал Волк и натянул Красную Шапочку по самые уши...

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Вопросы по языку Verilog 10 года 10 мес. назад #4747

  • Leka
  • Leka аватар
  • Не в сети
  • Живу я здесь
  • Живу я здесь
  • Сообщений: 635
  • Спасибо получено: 54
Не понял, где "описание на заглавной странице", но любая схема с одним клоком (когда объединены клоковые входы всех триггеров), считается синхронной. Описываем все в одном always@(posedge clk) - получаем синхронный счетчик(разные нужные функции описываем в том-же блоке):
always@(posedge clk) begin
  ...
  cnt<=cnt+1;
  ...
end
Спасибо сказали: Серый Волк

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Вопросы по языку Verilog 10 года 10 мес. назад #4748

А асинхронный как выглядит?
Как я понимаю always@(posedge clk) уже не будет?
"Холодает" - подумал Волк и натянул Красную Шапочку по самые уши...

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Вопросы по языку Verilog 10 года 10 мес. назад #4749

  • Leka
  • Leka аватар
  • Не в сети
  • Живу я здесь
  • Живу я здесь
  • Сообщений: 635
  • Спасибо получено: 54
Асинхронный, когда несколько клоков, и для каждого будет свой always.
always@(posedge clk) cnt[0]<=~cnt[0];
always@(posedge cnt[0]) cnt[1]<=~cnt[1];
always@(posedge cnt[1]) cnt[2]<=~cnt[2];
....
Спасибо сказали: Серый Волк

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Вопросы по языку Verilog 10 года 10 мес. назад #4780

Описал простой счётчик:
ВНИМАНИЕ: Спойлер!

Создал схему:

Как избавиться от этого?

Уж извините, я начинающий :dry:
"Холодает" - подумал Волк и натянул Красную Шапочку по самые уши...

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Вопросы по языку Verilog 10 года 10 мес. назад #4782

  • Leka
  • Leka аватар
  • Не в сети
  • Живу я здесь
  • Живу я здесь
  • Сообщений: 635
  • Спасибо получено: 54
А надо избавляться от этого? Ведь из-за разных задержек строго одновременного переключения не будет. Для синхронного дизайна важно только, чтобы все устаканилось до фронта клока. А если нужно минимизировать разбег на выводах - либо ставить/указывать использование I/O регистров, либо давать Квартусу нужные констрейны.
Спасибо сказали: Серый Волк

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Последнее редактирование: от Leka.

Вопросы по языку Verilog 10 года 10 мес. назад #4784

Leka пишет: либо ставить/указывать использование I/O регистров, либо давать Квартусу нужные констрейны.

А можно кинуться примером для первого и второго?
И ещё странное поведение у "Output" - я не видел такого результата логического "И" на дискретной логике. Это меня в смятение немного приводит. Подозреваю, что там гонка фронтов, но сейчас уже не смогу посмотреть - файло на работе.
"Холодает" - подумал Волк и натянул Красную Шапочку по самые уши...

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Вопросы по языку Verilog 10 года 10 мес. назад #4785

  • Leka
  • Leka аватар
  • Не в сети
  • Живу я здесь
  • Живу я здесь
  • Сообщений: 635
  • Спасибо получено: 54
"Output" - только сейчас заметил(в картинки не всматривался, только код смотрел ), в синхронном дизайне так делать нельзя! К клоку можно подключать только клоковые входы триггеров/блочной памяти/и тп.

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Последнее редактирование: от Leka.
Время создания страницы: 0.145 секунд
Работает на Kunena форум