ТЕМА: Может кто-нибудь объяснить эту строчку?

reg [1:0] rxLock = 2'b11;
wire rx = (|rxLock); ///// <= Эту!!! Что тут происходит?
always @(posedge clockIN) begin
rxLock = rxLock << 1;
rxLock[0] = rxIN;
end

wire rx = (rxLock[0] | rxLock[1]);

Пасиб...

Т.е., это обычное ИЛИ?

Мда... Зачем я вообще в это полез. )))))))
Хотя, многое мне - начинает нравится.