-
asustek
-
Автор темы
-
Не в сети
-
Новый участник
-
-
Сообщений: 2
-
Спасибо получено: 0
-
-
|
Есть 16 битная шина А15-А0. Для работы плис необходимы не все ее биты, а только некоторые. К примеру А0, А1, А2, А14, А15.
Как правильно их описать, что бы биты в железе соотсветствовали битам в коде Verilog.
Очень не хочется смещать(переименовывать) биты, потому что потом в таком бардаке не разберешься.
input [15:0] cpu_addr_in; Вот такое описание не подходит, вместо 5 выводов, требуется 16.
input [2:0] cpu_laddr_in;
input [15:14] cpu_haddr_in; Сейчас описано вот так.
Но что будет если потребуется еще один из из середины, описывать как?
Неужели нет способа описать лучше.
|
Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.
Последнее редактирование: от asustek.
|
-
TeddyJack
-
-
Не в сети
-
Новый участник
-
-
Сообщений: 2
-
Спасибо получено: 0
-
-
|
Если я правильно понял вопрос module_name(
input [15:0] cpu_addr_in
);
wire [2:0] cpu_laddr_in = cpu_addr_in[2:0];
wire [1:0] cpu_haddr_in = cpu_addr_in[15:14];
wire cpu_maddr_in = cpu_addr_in[7];
endmodule
|
Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.
|
Время создания страницы: 0.090 секунд