-
ElaX
-
Автор темы
-
Не в сети
-
Новый участник
-
-
Сообщений: 10
-
Спасибо получено: 0
-
-
|
Всем привет!!! Объясните пожалуйста как использовать PLL и память на языке verilog и в графическом виде... как я понимаю для этого вроде есть мега-функции...какие? какмень Cyclone 3...
|
Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.
|
-
ElaX
-
Автор темы
-
Не в сети
-
Новый участник
-
-
Сообщений: 10
-
Спасибо получено: 0
-
-
|
Если можно то б с примерчеком)))
|
Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.
|
-
leshabirukov
-
-
Не в сети
-
Захожу иногда
-
-
Сообщений: 56
-
Спасибо получено: 13
-
-
|
Ну вот у меня модули с PLL внутри для двух режимов VGA. Определение в файле во вложении. Вызываются так:
VGA_CLK u1_640x480
( .inclk0(CLOCK_50),
.c0(VGA_CTRL_CLK_640x480)
);
VGA_CLK u1_1240x1024
( .inclk0(CLOCK_50),
.c0(VGA_CTRL_CLK_1240x1024)
);
defparam u1_1240x1024.PLL_MUL= 54;
defparam u1_1240x1024.PLL_DIV= 25;
Можно ли использовать одну PLL и переключать динамически не знаю, самому интересно. За основу взят демо-проект от Terasic DE0, скачать тут:
www.terasic.com.tw/cgi-bin/page/member.p...o%3D364%26PartNo%3D4
|
Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.
|
-
ElaX
-
Автор темы
-
Не в сети
-
Новый участник
-
-
Сообщений: 10
-
Спасибо получено: 0
-
-
|
И к выше сказанному чтоб не создавать новой темы... а как из верилога сделать графический модуль... ну чтоб в графическом режиме им можно было пользоваться?
|
Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.
|
-
ElaX
-
Автор темы
-
Не в сети
-
Новый участник
-
-
Сообщений: 10
-
Спасибо получено: 0
-
-
|
А у сомой альтеры есть примеры??? Ведь должны быть?!
|
Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.
|
-
ElaX
-
Автор темы
-
Не в сети
-
Новый участник
-
-
Сообщений: 10
-
Спасибо получено: 0
-
-
|
Потихоньку начил разбираться...но втала проблема, ФАПЧ надод настраивать на ходу...нашел это дело в Wizard поставл галочку...а вот где взять/как сделать файл инициализации не понил!!! Как с эти мбороться?
|
Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.
|
-
ElaX
-
Автор темы
-
Не в сети
-
Новый участник
-
-
Сообщений: 10
-
Спасибо получено: 0
-
-
|
Немного разобрался с реконфигурированием, вот ток один момент... если altpll_reconfig и alt_pll тактировать от одного сигнала, то не работает, а от двух норм. Если ставлю счетчик (пытаюсь разделить тактовую частоту) и после подаю на altpll получаю ошибку: Error: Clock input port inclk[0] of PLL "altpll3:inst3|altpll:altpll_component|altpll_1652:auto_generated|pll1" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block
Info: Input port INCLK[0] of node "altpll3:inst3|altpll:altpll_component|altpll_1652:auto_generated|pll1" is driven by Clk_sys~_wirecell which is COMBOUT output port of Combinational cell type node Clk_sys~_wirecell
Как сделать чтоб источник тактового сигнала был 1???
|
Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.
Последнее редактирование: от ElaX.
|
Время создания страницы: 0.136 секунд