ТЕМА: Влияние буферных элементов

Вообще эта работа связана с Xilinx-ом, но я думаю, не суть.
Есть верилоговская модель памяти QDR. На нее необходимо подать дифференциальный тактовый сигнал (K,K_N), и она с некоторой задержкой выдает тот же эхо сигнал(CQ,CQ_N) .





Если связываться с памятью напрямую, то все нормально.





Но если воспользоваться генератором интерфейсов с памятью (Core Generator - Memory Interface Generator), он пропускает этот сигнал через буфер (сигнал mem_cq и есть эхо), и при попытке принять значение единицы он уходит в состояние X.








Видимо это буфер как-то влияет. Как это решить, или может косяк только при моделировании??