ТЕМА: Max II не работают проекты с ROM

Добрый вечер форумчане, начинаю осваивать CPLD Max II EPM240T100C5N, среда Quartus 9.1 . Пока шло освоение базовых элементов, все шло нормально, но дошло дело до использования ROM, веселье кончилось. Пробую писать на Verilog HDL ( Нашел примеры DDS генератора ). Пробовал два варианта, через конструкцию с CASE и чтением из файла $readmemh оба не работают (на выходе ЦАП - матрица R-2R, в первом проекте пила есть, прямоугольник есть, обратная пила есть, синуса нет. Во втором (упрощенном) проекте синуса нет ).
Приложены файлы 1-го проекта gen_sin.v, sine_rom.v, второго проекта sin_epm.v, таблица sin_64.dat. Во втором проекте при соответствующих корректировках кода пила на выходе появляется, создается впечатление, что данные таблиц не читаются (уровень сигнала на ЦАП стоит по середине - первом значении таблицы). Проекты создаются Wizardom, в него добавляю файлы Verilog HDL, компилирую и прошиваю usbblaster_ом через JTAG. Помогите пожалуйста, посоветоваться не с кем.

Проект с чтением из файла точно работать в реальном чипе не будет, так можно только симулировать.
А от первого проекта нехватает файла.
Вообщето, EPM240 маловат для DDS, можно , конечно, использовать UFM, но он медленный и мороки с ним много.
Вам для какой цели это нужно? Есть конкретная задача, или поиграться? Частоты какие?

Добрый вечер, я хотел бы разобраться с выбором значений из таблиц, так как на курсовом придется проектировать сложный дешифратор для АЛУ. Частоты максимальные.

Ваш "sine_rom" и есть выбор значения из таблицы.
Попробовал ваш проект, все замечательно работает.
Вам что-то конкретное не понятно?

Я прекрасно понимаю что такое sine_rom, вы пробовали в железе, синус на выходе ЦАПА?

Пробовал на плате Марсоход2, смотрел СигналТапом, замечательный синус.
Могу попробовать и на реальном цапе, есть 6-битный R2R. но , особого смысла нет, работать будет 100%.

Извиняюсь за задержку (командировка), на насколько я понял вы делали на циклоне, на котором есть RAM, может из-за этого не работает на MAX II, там нет отдельных ячеек RAM? В моем проекте после компиляции получается до 200 ячеек, хотя только в таблице больше 256.

Пробовал компилировать и для циклона и для макса, количество ячеек одинаковое - 209.
Может у вас с цапом что-то не так?

Уж и не знаю куда копать, кол-во ячеек 208 ( для 8-ми битного выхода), ЦАП R-2R сидит с 75(старший разряд)подряд по 68(младший) ногу, вход тактирования (clk) 100 нога (подаю с внешнего генератора 48MHz) , выбор типа сигнала 96,95 ноги,питание VCCIO1,VCCIO2,VCCINT-3.3V, GNDINT,GNDIO соединены, блокировочные конденсаторы есть, - синуса нет, остальные сигналы(пила, обратная пила, прямоугольник)есть, только на осциллографе есть сдвиг нижнего уровня сигналов на 1,5 вольт над уровнем нуля.

Можете выложить осциллограммы пилы и того что получается вместо синуса?