Добрый вечер форумчане, начинаю осваивать CPLD Max II EPM240T100C5N, среда Quartus 9.1 . Пока шло освоение базовых элементов, все шло нормально, но дошло дело до использования ROM, веселье кончилось. Пробую писать на Verilog HDL ( Нашел примеры DDS генератора ). Пробовал два варианта, через конструкцию с CASE и чтением из файла $readmemh оба не работают (на выходе ЦАП - матрица R-2R, в первом проекте пила есть, прямоугольник есть, обратная пила есть, синуса нет. Во втором (упрощенном) проекте синуса нет ).
Приложены файлы 1-го проекта gen_sin.v, sine_rom.v, второго проекта sin_epm.v, таблица sin_64.dat. Во втором проекте при соответствующих корректировках кода пила на выходе появляется, создается впечатление, что данные таблиц не читаются (уровень сигнала на ЦАП стоит по середине - первом значении таблицы). Проекты создаются Wizardom, в него добавляю файлы Verilog HDL, компилирую и прошиваю usbblaster_ом через JTAG. Помогите пожалуйста, посоветоваться не с кем.