ТЕМА: Вопросы по языку Verilog

module impuls_100_ns(
	input		CLK_50MHz,
	input		RESET,
	input		impuls_1us,
	output	reg	impuls_100ns
);

	reg [2:0] ct;
	
	always @(posedge RESET or posedge CLK_50MHz)
		if (RESET)
		begin
			ct <= 0;
			impuls_100ns <= 0;
		end
		else
			if (impuls_1us) 
			begin
				if (ct != 5)
				begin
					ct <= ct + 1'd1;
					impuls_100ns <= 1'd1;
				end
				else impuls_100ns <= 0;
			end
			else ct <= 0;

endmodule

reg	[5:0]	ct_bit;	
reg	[3:0]	ct_cor;				
reg	[43:0]	bcd_data; // Результат преобразования 11 сегментов 44 = 11 * 4



if (DATA_READ) // Команда на чтение данных
begin
ct_bit <= 6'd37; // Число бит бинарных данных
bcd_data <= 44'd0;		
ct_cor <= 4'd0;		
end	
else		
if (ct_bit > 6'd0) bcd_conversion; 


task bcd_conversion;	// bin -> bcd
begin
if (ct_cor == 4'd0)
begin
ct_bit = ct_bit - 1'b1;
bcd_data <= {bcd_data[42:0], DATA_INPUT[ct_bit]}; // DATA_INPUT сами данные 
ct_cor <= 4'd11;
end
else
begin
if (bcd_data[3:0] > 3'd4)
bcd_data[3:0] = bcd_data[3:0] + 2'd3;		
bcd_data <= {bcd_data[3:0], bcd_data[43:4]};
ct_cor <= ct_cor - 1'b1;
end	
end
endtask