МАРСОХОД

Open Source Hardware Project

Добро пожаловать, Гость
Логин: Пароль: Запомнить меня

ТЕМА: Вопросы новичка

Вопросы новичка 1 нед. 1 день назад #7739

  • R2R
  • R2R аватар
  • Не в сети
  • Новый участник
  • Новый участник
  • Сообщений: 7
  • Спасибо получено: 0
Приветствую!
Не получается корректно подключить мегафункцию в Quartus Prime 18.1 Lite Edition.

Создаю проект в Quartus. Добавляю корневой verilog файл, тестбенч, настраиваю пины. Компилирую с Icarus-verilog, моделирую в GTKWave, синтезирую схему в Quartus - все ок. Далее пытаюсь подключить мегафункцию altsqrt из IP catalog - все настройки по умолчанию, на выходе получаю sqrt.v, sqrt_bb.v, sqrt.qip, graybox_tmp/. Использую мегафункцию в корневом модуле - схема синтезируется. Правлю тестбенч, компилирую - "error: Unknown module type: sqrt". Прописываю в корневом модуле `include "sqrt.v", компилирую - "error: Unknown module type: altsqrt". Копирую в папку проекта altsqrt.v из C:\intelFPGA_lite\18.1\quartus\eda\fv_lib\verilog, в sqrt.v прописываю `include "altsqrt.v". Симуляция запускается, но результат некорректный - у altsqrt модуля при 25 на входе z на выходах. Схема перестает синтезироваться в Quartus - "Warning (12090): Entity "altsqrt" obtained from "altsqrt.v" instead of from Quartus Prime megafunction library", "Error (10228): Verilog HDL error at altsqrt.v(14): module "altsqrt" cannot be declared more than once".

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Вопросы новичка 1 день 14 ч. назад #7740

Добрый день уважаемые коллеги.
Возникла проблема в конфигурации тайминга цифрового фильтра, при использовании соответствующей Мегафункции в Quartus 9.1. ПЛИС EP2C8Q208 (Cyclone II), КИХ фильтр 80 порядка, архитектура - Fully serial filter, single rate, входные данные - 24 бита (signed) с частотой 100 кГц. В FIR Compiler получаю 25 циклов CLK на один отсчёт.

Согласно документа Fir Compiler User Guide

устанавливаю CLK - 2,5 МГц, сигналы Reset и ast sink ready - лог."1", шина ast sink error - на земле, и ast sink valid сформировал через триггер - каждый 25-й отсчет CLK c длительностью в 1 период CLK (скважность 1/25 = 0,04) по сигналу valid от источника (CIC фильтр).

Однако эти меры никак "не заводят" фильтр. При single cycle (вычисление отсчета за 1 CLK - c бешенным расходом LE) ast sink valid достаточно подтянуть к "1" и все работает... Может я что то неправильно понимаю в User Guide..? Заранее благодарен за любую помощь.
Вложения:

Пожалуйста Войти или Регистрация, чтобы присоединиться к беседе.

Время создания страницы: 2.742 секунд

ВКонтакте  facebook  GitHub  YouTube  Twitter