ТЕМА: Система управления синхронным многофазным электрод

module top(clk,p1,p2,out_pwm); 
// Сигналы: входы - clk (понятно), p1, p2 - импульсы, задержку между фронтами которых нужно измерять, выход - out_pwm - генерируемые ШИМ импульсы.
 input clk;
 input p1,p2;
 output out_pwm;
 wire[7:0]dat; - ??? назначение этих трех wire мне не очевидно, поясните, плз.
 wire[9:0]t12; - ??? 
 wire en1,en2; - ??? 
 det m1(clk,p1,en1); //выделение фронта импульса p1	  
 det m2(clk,p2,en2); //выделение фронта импульса p2	
 tdc m3(clk,en1,en2,t12); //измерение интервала t12 между фронтами p1 p2
 upd m4(clk,t12,dat); //сравнение t12 и обновление параметра dat
 pwm m5(clk,dat,out_pwm);
endmodule

// Выше перечислены все сигналы системы (рассматриваемой части системы), и модули, которые будут описаны ниже?
// Если после названия модуля идет описание входов/выходов, которые там будут использованы? 
// Тогда почему ниже, в описании каждого модуля вы делаете то же самое?


module det(clk,p,en); //Модуль выделения фронта первого импульса. 

 input clk,p; //- понятно (далее в строках, которые не вызывают вопросов буду ставить "+")
 output reg en; // +
 reg old; //- это временный регистр, аналогичный Temp в программировании?
 always@(posedge clk)old<=p; //- вопрос по синтаксису: пробелы между словами и после закрывающей скобки не обязательны?
 always@(posedge clk)begin // +
  if((old==0)&&(p==1))en<=1; // - долго пытался понять логическую разницу между "&" и "&&", но так и не понял пока. Можно подробно расписать смысл этой строки?
  else en<=0; // +
 end
endmodule

// Здесь, видимо, должен быть еще один модуль, аналогичный первому: module det(clk,p,en) ? 

module tdc(clk,en1,en2,t12); // +
 input clk,en1,en2; // +
 output reg[9:0]t12; // Это выходной регистр для хранения измеренного интервала между фронтами?
 reg[9:0]cnt; // Новый регистр? что означает cnt - это слово выше не описано (переменная?), в тезаурусе Верилога я его тоже не нашел, отсюда следуют вопросы в строках ниже.
 always@(posedge clk)begin // +
  if(en1)cnt<=0; // ??? 
  else cnt<=cnt+1; // + cnt присваивается значение на 1 больше предыдущего.
  if(en2)t12<=cnt; // ??? А если это выражение не истина? Почему нет завершающей else? Или в случае else ничего не изменяется?
 end
endmodule

module upd(clk,t,dat); // В этом модуле, вроде, все понятно, кроме отсутствия else в нижних строках.
 input clk;
 input[9:0]t;
 output reg[7:0]dat=100;
 always@(posedge clk)begin
  if(t<620) dat<=dat-3;
  if(t>837) dat<=dat+5;
 end
endmodule

module pwm(...
...
endmodule