ТЕМА:

Можно, только шины между собой не соединяйте, они должны быть разорваны.
На старших битах будет ноль, если вы принудительно их никуда не подключите.

ОК, понял. А в каких случаях применяют bus vs conduit?
И как принудительно подключить куда-то нужные биты шины? (Пример, плз.)

Честно говоря что такое " conduit" даже и не знаю, никогда не использовал.
Принудительно можно подключить например к константам - marsohod.org/11-blog/145-quartussch

В приведенной Вами ссылки (я ее изучил раньше) не нашел того, что мне нужно.
Конкретно: есть модуль, с одной выходной шиной ctrl[7..0].
К этой шине должно быть присоединено три разных модуля-приемника, входные шины которых обозначены как ctrl[3..0], ctrl[5..4], ctrl[7..6].
Как заставить общаться одну выходную с тремя входными шинами? Как правильно изобразить это на схеме?
Как добавить еще один приемный модуль, на который нужно завести, допустим, 0, 4 и 6 биты шины ctrl[7..0]?

Если правильно вас понял:



По последнему вопросу - переименовывайте, в статье про это есть.

Вы правильно меня поняли. Это я не могу корректно поставить вопрос.
Я обычно присваиваю входам и выходам модулей имена типа ctrl_in[x..y], ctrl_out[x..0]. Затем пытаюсь законнектить их в Верилоге.
Видимо причина моих неудач в том, что у меня получаются разные имена шин, которые нужно соединить.

А можно ли к входам/выходам создаваемых блоков, которые носят одни имена, присоединять шины, у которых другие имена?
Блоки-мегафункций это съедают, а как быть с блоками, которые я создаю сам? Ведь у них нет точек на контуре блока, обозначенных как тот или иной вход или выход. Поэтому приходится шине, идущей к этому IO присваивать имя конкретного IO.

Те блоки, которые я сам создаю в своем проекте, имеют вид таблицы (две колонки I/O | Type), в которой перечислены все выходы и выходы блока. Но нет выводов этих входов и выходов (условных пинов блока), как у любого блока мега-функции из библиотеки.
В то же время, допустим, в проекте "Посох" я нашел "самодельный" блок "effeсt", который графически соответствует библиотечному блоку. Как создать свой блок в подобном виде?

Я все-таки чего-то не понимаю.
Вы бы посмотрели какой-нибудь из моих проектов, может что прояснится.

Не уверен что я правильно понял вопрос.
Проблема в том, чтобы соединить два модуля?
Например, где-то определены два модуля first_module и second_module, соответственно у одного один выход, а у второго один вход.

Как вариант, создать wire и с его помощью соединить оба модуля с помощью такой конструкции:

Писал по памяти, не проверял - соответственно мог ошибиться в синтаксисе. Но идею этот код демонстрирует. Т.е. используется форма записи, при которой с точки начинается имя входа или выхода модуля, а после него в скобка имя провода или регистра, которые соединяется с входом или выходом.

p.s. пример всё же неудачный, потому как Квартус оптимизирует этот код, поскольку top_module не имеет выходных сигналов.

Пока редактировал свое сообщение #5044, пришло два ответных сообщения от umarsohod и alman.
Пожалуйста, посмотрите еще раз пост 5044.

P.S. Как экспортировать часть окна Верилога со схемой в графический файл (как в ответе umarsohod'a)? Возможно, если я сделаю скрин, станет понятно, чего я не догоняю.